WO2007010837A1 - 可変遅延回路、及び可変遅延回路の遅延調整方法 - Google Patents

可変遅延回路、及び可変遅延回路の遅延調整方法 Download PDF

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WO2007010837A1
WO2007010837A1 PCT/JP2006/314002 JP2006314002W WO2007010837A1 WO 2007010837 A1 WO2007010837 A1 WO 2007010837A1 JP 2006314002 W JP2006314002 W JP 2006314002W WO 2007010837 A1 WO2007010837 A1 WO 2007010837A1
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WO
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delay
circuit
signal
selection signal
variable
Prior art date
Application number
PCT/JP2006/314002
Other languages
English (en)
French (fr)
Inventor
Hiroyuki Yabuno
Toyoji Gushima
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Publication of WO2007010837A1 publication Critical patent/WO2007010837A1/ja

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Definitions

  • the present invention relates to a variable delay circuit and a delay adjustment method for the variable delay circuit, and in particular, in an information processing device or a signal processing device, by adjusting the phase of a clock signal or a data signal,
  • the present invention relates to a variable delay adjusting circuit for controlling signal skew and a delay adjusting method thereof.
  • FIG. 5 shows an example of a circuit configuration in which the load between two inverters is adjusted in multiple stages according to a predetermined delay amount (for example, patent (Ref. 1).
  • 501 is an innotator element
  • 502 and 503 are MOS transistors
  • 504 is a capacitor
  • S501 is an input signal
  • S502 [l] to S502 [N] are delayed, respectively.
  • S503 is a delayed output signal.
  • FIG. 6 shows an example of a circuit configuration in which the number of passing stages of a delay line is selected according to a predetermined delay amount (for example, Patent Document 2). See).
  • Patent Document 2 This circuit configuration is disclosed in Patent Document 2 as a delay adjustment circuit used for adjusting a recording pulse edge position in an information recording apparatus.
  • the nota element 601 may be composed of two inverter elements.
  • Patent Document 1 Japanese Patent Laid-Open No. 6-97788 (page 17, Fig. 1)
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-276736 (Page 32, Fig. 20)
  • the present invention has been made in view of the above-described conventional problems, and is capable of delay control of a signal that changes at high speed and a high-frequency clock with high time resolution, and also has a wide delay variable range.
  • the purpose is to provide a variable delay circuit that can be realized.
  • a variable delay circuit according to the present invention includes a delay line formed by connecting a plurality of first delay elements each having a first delay amount in series.
  • a first selection circuit that selects one of the outputs of the plurality of first delay elements in the delay line according to a first selection signal, and an output of the first selection circuit, respectively.
  • the plurality of second delay elements each having a second delay amount, the delay amount of which differs depending on each element, and the output of the second delay element are selected according to a second selection signal
  • a second selection circuit inputs an input signal to the delay line, and gives the first selection signal and the second selection signal according to a target delay time for delaying the input signal, A delayed signal obtained by delaying the input signal output from the second selection circuit.
  • output signals that is characterized in.
  • variable delay circuit includes a delay line in which a plurality of first delay elements each having a first delay amount are connected in series, and a delay line in the delay line.
  • the first selection circuit that selects any one of the outputs of the plurality of first delay elements according to the first selection signal, and the output of the first selection circuit as an input, the delay amount is One or more load elements each having an input connected to any one of a plurality of second delay elements having different second delay amounts depending on each element and an output of the plurality of second delay elements.
  • a second selection circuit that selects one of the outputs of the plurality of second delay elements according to a second selection signal, inputs an input signal to the delay line, and input
  • the first selection signal and the second selection signal are given according to a target delay time for delaying the signal, and an output signal is output by delaying the input signal output from the second selection circuit. It is characterized by that.
  • variable delay circuit according to the present invention is the variable delay circuit according to Claim 1 or Claim 5, further comprising delay amount measuring means for measuring a delay amount in the delay line. And determining the first selection signal and the second selection signal based on a target delay time for delaying the input signal and a measurement result of the delay amount measurement means. It is.
  • a delay adjustment method for a variable delay circuit according to the present invention is a delay adjustment method for adjusting a delay in the variable delay circuit according to Claim 10, wherein Based on a delay measurement step of obtaining a value proportional to the first delay amount of the delay element by the delay amount measuring means, and a value obtained by dividing the target delay time by the second delay amount, Obtaining a value of the first selection signal, and obtaining a value of the second selection signal based on a remainder value obtained by dividing the target delay time by the second delay amount. It is a feature.
  • variable delay circuit of the present invention there are provided a delay line in which a plurality of first delay elements each having a first delay amount are connected in series, and a delay line in the delay line.
  • a first selection circuit that selects one of the outputs of the plurality of first delay elements according to a first selection signal, and an output of each of the first selection circuits as an input, the delay amount is A plurality of second delay elements having different second delay amounts depending on each element, and a second selection element that selects one of the outputs of the plurality of second delay elements in accordance with a second selection signal.
  • a selection circuit which inputs an input signal to the delay line, provides the first selection signal and the second selection signal according to a target delay time for delaying the input signal, and outputs the second selection signal. Outputs a delayed signal obtained by delaying the input signal output from the selection circuit
  • the delay line gains a large amount of delay, and the delay time difference between the second delay element and the third delay element constitutes the delay line corresponding to one stage of the first delay element.
  • a finer resolution can be obtained. That is, since the output load of each delay element can be kept low, it is possible to achieve both a large delay amount and a high delay resolution, and to pass and delay even a signal that changes at high speed. If you can, you will get a special effect.
  • variable delay circuit of the present invention (Claim 5), a delay line in which a plurality of first delay elements each having a first delay amount are connected in series; A first selection circuit that selects any one of the outputs of the plurality of first delay elements in the delay line according to a first selection signal, and an output of the first selection circuit, respectively, as an input A plurality of second delay elements each having a second delay amount, the delay amount of which varies depending on each element, and one or more of which inputs are connected to any of the outputs of the plurality of second delay elements And a second selection circuit that selects one of the outputs of the plurality of second delay elements according to a second selection signal, and inputs an input signal to the delay line.
  • the first selection signal and the first selection signal according to a target delay time for delaying the input signal.
  • the second selection signal is provided, and the delay signal obtained by delaying the input signal output from the second selection circuit is used as an output signal.
  • the difference between the signal delay time passing through the second delay element and the signal delay time passing through the third delay element is smaller than that of the first delay element constituting the delay line, Resolution can be obtained.
  • each delay element since the output load of each delay element can be kept low, a large delay amount and a high delay resolution can be achieved at the same time, and even a signal that changes at high speed can be passed and delayed. If you can, you will get a special effect.
  • variable delay circuit of the present invention in the variable delay circuit according to Claim 1 or Claim 5, the delay amount measuring means for measuring the delay amount in the delay line is provided.
  • the first selection signal and the second selection signal are determined based on a target delay time for delaying the input signal and a measurement result of the delay amount measurement unit.
  • a variable delay circuit that has both a large delay adjustment time width and a high delay adjustment resolution can be provided while a signal that changes at high speed is targeted for delay control, and the delay amount of the delay element due to factors such as power supply voltage and ambient temperature. Even when the value fluctuates, it is possible to obtain a special effect that the fluctuation of the target delay time can be suppressed.
  • the delay adjustment method for adjusting a delay in the variable delay circuit according to claim 10 wherein the first delay A delay measurement step of obtaining a value proportional to the first delay amount of the delay element by the delay amount measuring means, and a value obtained by dividing the target delay time by the second delay amount. Determining a value of the first selection signal, and determining a value of the second selection signal based on a remainder value obtained by dividing the target delay time by the second delay amount. Therefore, it is possible to provide a variable delay circuit that has both a large delay adjustment time width and high delay adjustment resolution while targeting signals that change at high speed, and delay delay elements due to factors such as power supply voltage and ambient temperature. Target delay even when quantity fluctuates A special effect is obtained that time fluctuations can be suppressed.
  • FIG. 1 is a circuit diagram showing a variable delay adjustment circuit 1000 according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a variable delay adjustment circuit 2000 according to another example of the first embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing a variable delay adjustment circuit 3000 according to the second embodiment of the present invention.
  • FIG. 4 is a circuit diagram showing a variable delay adjustment circuit 4000 according to the third embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing an example of a conventional variable delay adjustment circuit 500.
  • FIG. 6 is a circuit diagram showing another example 600 of a conventional variable delay adjustment circuit. Explanation of symbols
  • FIG. 1 shows a circuit diagram of a variable delay circuit 1000 according to the first embodiment of the present invention.
  • 101 A is a delay element composed of a nother element or a two-stage inverter element, and 101 is composed of eight delay elements 101A.
  • the delay line 102A is a first selector for switching which of the delay elements 101A in the delay line 101 is selected and output.
  • 200 includes the delay line 101 and the first selector 102A. This is a first stage delay circuit.
  • 101B and 101C are second-stage delay elements composed of the same buffer element as the delay element 101A or a two-stage inverter element, etc., but 101B is a delay element having a large driving capability, 101C is a delay element with a small driving capability, and 102B is a second selector for switching which output of both delay elements 101B and 101C is selected and output.
  • Reference numeral 300 denotes a second-stage delay circuit including the plurality of second-stage delay elements and the second selector 102B.
  • S101 is an input signal
  • S102 is a first selection signal for selecting the delay amount in the first-stage delay line of the signal selected and output by the first selector 102A
  • S1 03 is a second selection signal for selecting a delay amount in the second-stage delay element of the signal selected and output by the second selector 102B
  • S104 is the first-stage input signal S101.
  • This is a delayed output signal that is output after being delayed by the delay line 101 and the second stage delay element 101B or 101C.
  • the second selection signal S102 is a bus composed of a plurality of bits.
  • variable delay circuit 1000 The operation of variable delay circuit 1000 according to the first embodiment will be described below.
  • An input signal S101 to be delayed is input to a delay line 101 including eight delay elements 101A.
  • the signal at the output tap of each delay element 101A has an increased amount of delay with respect to the input signal S101 each time the input signal S101 passes through the delay element 101A one by one.
  • One of the outputs of each delay element 101A in the delay line 101 is selected by the first selector 102A in response to the first selection signal S103, and the selected signals are the delay element 101B and the delay element 101C.
  • the output power of either the delay element 101B or the delay element 101C is selected by the second selector 102B according to the second selection signal S102, and the selected signal is output as the delay output signal S104. Is done.
  • the delay amount T1 by which the signal is delayed by the delay line 101 including the eight delay elements 101A and the first selector 102A is expressed as follows.
  • T1 TBAX M + TSA
  • TBA is the delay amount per delay element 101A
  • TSA is the first selector 102.
  • the delay amount of A, that is, the passing time of the first selector M is the number of delay elements 101A that have their outputs selected by the first selector 102A. That is, M means that the output of the Mth delay element 101A is selected by the first selector 102A in accordance with the first selection signal S102.
  • the delay element 101B and the delay element 101C have different driving capacities, large and small, respectively. Even in driving, a difference occurs in the signal transmission time.
  • a delay amount T2 to be additionally delayed can be selected and switched by the second selector 102B in accordance with the second selection signal S103.
  • the signal delay amount T2 at which the signal is delayed by the delay element 101B or the delay element 101C and the second selector 102B is expressed as follows.
  • TBB is the delay amount of the delay element 101B
  • TBC is the delay amount of the delay element 101C
  • TSB is the delay amount of the second selector 102B, that is, the transit time of the second selector.
  • TD T1 + T2.
  • TD (O) TBA + TBB + TSA + TSB
  • TD (1) TBA + TBC + TSA + TSB
  • TD (2) TB A X 2 + TBB + TS A + TS B
  • TD (3) TBAX2 + TBC + TSA + TSB
  • the delay value TD (2XM + N 2) determined by the value M determined by the first selection signal S102 and the value N of the second selection signal S103 is It is shown as follows.
  • the difference between adjacent TDs in the subscript can be expressed as follows using an integer i of 0 or more.
  • TD (2Xi + 2) TD (2 X i + 1) TBA ⁇ Tl
  • the delay adjustment step of total delay amount TD becomes ⁇ ⁇ 1 TBAZ2, and the conventional delay adjustment circuit (for example, the resolution is twice that of the delay adjustment step TBA according to Japanese Patent Laid-Open No. 2000-276736).
  • the second delay element having different driving capabilities may include three or more of these, and the output thereof may be selected by the second selector 102B.
  • FIG. 2 shows a configuration of a delay adjustment circuit 2000 according to another example of the first embodiment that includes four second delay elements having different driving capabilities.
  • Fig. 2 101D, 101E, 101F
  • both the first selection signal S102 and the second selection signal S103 are buses composed of a plurality of bits.
  • TBD is the delay amount per delay element 101D
  • ⁇ is the delay amount per delay element 101E
  • TBF is the delay amount per delay element 101F
  • TBG be the amount of delay per delay element 101G
  • ⁇ 2 ⁇ -TBD
  • ⁇ 3 ⁇ BF-TBE
  • AT4 TBG-TBF.
  • the value N of the second selection signal S 103 is set to 0 to 3, and the total delay amount TD is set to TD (4
  • TD is shown as follows.
  • TD (4 XM + N-4) TBAX M + TBE + TSA + TSB
  • N 2
  • the difference between adjacent TDs of subscripts can be expressed as follows using an integer i of 0 or more.
  • TD (4 X i + 4) -TD (4 X i + 3) TBA— ( ⁇ 2 + ⁇ 3 + ⁇ 4)
  • each driving capability of the four second delay elements from delay element 101D to delay element 101G is adjusted so that ⁇ 2 ⁇ 3 ⁇ 4 TBAZ4, the delay adjustment step of total delay amount TD Is approximately (TBAZ4), and a resolution four times that of the delay adjustment step TBA by the conventional delay adjustment circuit (for example, Japanese Patent Laid-Open No. 2000-276736) can be obtained.
  • the delay element 101A is composed of eight forces. Any number of delay elements 101A may be used. That is, the number of delay elements 101A used may be determined according to the delay adjustment time width of the signal and the delay amount per delay element 101A. In this way, it is difficult to propagate a high-speed signal when trying to achieve a large amount of delay or a large number of delay steps (steps). The problem that existed in the publication can also be solved.
  • variable delay circuit 1000 a delay line in which a plurality of first delay elements each having a first delay amount are connected in series, and the delay line described above.
  • a first selection circuit that selects any one of the outputs of the plurality of first delay elements in response to a first selection signal, and the output of each of the first selection circuits as an input
  • a plurality of second delay elements each having a second delay amount, the delay amount of which varies depending on each element, and an output of the plurality of second delay elements are selected in accordance with a second selection signal
  • a second selection circuit inputs an input signal to the delay line, and gives the first selection signal and the second selection signal according to a target delay time for delaying the input signal, Since the delay signal obtained by delaying the input signal output from the second selection circuit is used as the output signal, a large delay adjustment time width and a high delay time are set while a signal that changes at high speed is targeted for delay control.
  • a conventional delay adjustment circuit and a delay adjustment method that selects any one of the outputs of the
  • the delay element 101B and the delay element 101C are different from each other in either the delay element 101B or the delay element 101C.
  • the element 101A may have the same driving capability or may use the same element. In this case, the same effect as that of the first embodiment described above can be obtained. In such a case, since the same element can be used, an effect of facilitating design can be obtained.
  • the delay element 101A, the delay element 101B, and the delay element 101C may all be delay elements having different configurations.
  • a delay element that generates a difference in delay amount using a plurality of delay elements having different driving capabilities is also configured as a MOS transistor force, By changing the gate length or gate width of the MOS transistor, the driving capability can be easily changed.
  • the delay element is configured as a MOS transistor
  • the same effect as that of the first embodiment described above may be obtained by changing the threshold voltage Vt of the MOS transistor instead of changing the driving capability. can get.
  • the delay amount difference is generated using a plurality of delay elements having different driving capabilities.
  • the driving capability is changed.
  • the power supply voltage Vdd of the MOS transistor can be changed. The same effect as described above can be obtained.
  • FIG. 3 shows a circuit diagram of variable delay circuit 3000 according to the second embodiment of the present invention.
  • variable delay circuit 3000 of the third embodiment shown in FIG. 3 101A, 101B, 1
  • 01C is a delay element composed of a buffer element or a two-stage inverter element.
  • a and 102B are selectors, and 301 is a capacitor.
  • S102 is a bus composed of a plurality of bits.
  • variable delay circuit 3000 according to the second embodiment is basically the same as that of the above-described embodiment.
  • the difference between the second embodiment shown in FIG. 3 and the first embodiment shown in FIG. 1 is that the same drive is used instead of the second delay elements 101B and 101C having different drive capabilities.
  • the signal passes through each of the delay elements 101B1 and 101B2. The point is in the difference.
  • the second delay elements 101B1 and 101B2 are formed of two-stage inverters, for example, as shown in FIG. 5, a capacitor 301 serving as a load is connected to the output of the first-stage inverter. In this case, it is not necessary to connect a capacitor as a load to the output of the second stage inverter.
  • variable delay circuit 3000 a delay line in which a plurality of first delay elements each having a first delay amount are connected in series, and the delay line A first selection circuit that selects one of the outputs of the plurality of first delay elements according to a first selection signal, and the output of the first selection circuit as an input, the delay amount of each element A plurality of second delay elements each having a second delay amount that differs depending on the output, and one or more load elements whose inputs are connected to any one of the outputs of the plurality of second delay elements.
  • One of the outputs of the plurality of second delay elements is selected according to a second selection signal.
  • a second selection circuit for selecting, inputting an input signal to the delay line, and providing the first selection signal and the second selection signal according to a target delay time for delaying the input signal, Since the delay signal obtained by delaying the input signal output from the second selection circuit is used as the output signal, a large delay adjustment time width and a high delay time are set while a signal that changes at high speed is targeted for delay control. Compared with a conventional delay adjustment circuit and a delay adjustment method thereof having both delay adjustment resolution, a variable delay circuit having a special effect can be obtained.
  • the capacitance of the capacitor 301 is a very small value, it is easy to make an integrated circuit, and a slew rate sufficient to pass a high-speed signal, that is, L level force H level It is also possible to obtain the signal transition time from H level to L level. This is because a large delay amount is generated by a delay line composed of the first delay element 101A and the first selector 102A, and only a minute delay amount necessary for fine adjustment is generated by the two second delay elements 101B. This is an effect obtained by using a configuration in which the generation is based on the difference in the passage time, that is, the delay time.
  • the parasitic capacitance and resistance of the signal line can be used to adjust the load. You may make it adjust a magnitude
  • the delay adjustment circuit 2000 of the other example of the first embodiment shown in FIG. 2 three or more second delay elements 101B are provided, By connecting a capacitor having a different capacitance to the delay element 101B as a load, a delay adjustment circuit with higher resolution can be obtained.
  • the same delay element is used for second delay elements 101B1 and 101B2 in the second stage, and the capacitance of load capacitor 301 connected to one of the delay elements is adjusted.
  • the delay time difference between the two delay elements is determined by using delay elements with different driving capabilities rather than using the same delay element. For fine adjustment, a load capacitor may be connected.
  • the capacitance of load capacitor 301 is adjusted. However, if there are multiple load capacitors, there is no need to adjust each load capacitor to have a different capacitance.
  • a circuit element constituted by one or more MOS transistor powers for example, a nofer, an inverter, a NAND element, a NOR element, etc. may be used.
  • the load size can be adjusted using this as in the case of the capacitor. Is possible.
  • the capacitor may be adjusted so as to increase the parasitic capacitance as a load by connecting a plurality of circuit elements each including one or more MOS transistor forces in parallel. Needless to say.
  • a plurality of types of load elements including capacitors and MOS transistors may be prepared, and a desired load may be obtained by combining them.
  • FIG. 4 shows a circuit diagram of a variable delay circuit 4000 according to the third embodiment of the present invention.
  • 101 A is a nother.
  • 101 is a delay line composed of eight delay elements 101A
  • 102A is any delay line in the delay line 101. This is the first selector that switches between selecting and outputting the output of the element 101A.
  • Reference numeral 200 denotes a first-stage delay circuit including the delay line 101 and the first selector 102A.
  • 101B and 101C are delay elements composed of a buffer element or a two-stage inverter element as in the case of the delay element 101A. Of these, 101B is a delay element having a large driving capability, and 101C is a delay element having a small driving capability. Is.
  • Reference numeral 102B denotes a second selector that switches which of the outputs of the delay elements 101B and 101C is selected and output.
  • Reference numeral 300 denotes a second-stage delay circuit composed of the delay elements 101B and 101C and the second selector 102B.
  • S101 is an input signal
  • S102 is a first selection signal for selecting a delay amount in the first-stage delay line 101 of a signal selected and output by the first selector 102A, This is a bus composed of a plurality of bits.
  • S103 is a second selection signal for selecting the delay amount in the second-stage delay element 101B or 101C of the signal to be selected and output by the second selector 102B.
  • S104 is a delayed output signal output after being delayed by the first-stage delay circuit 200 and the second-stage delay circuit 300.
  • Reference numeral 401 denotes delay amount measuring means for measuring a delay amount when the input signal S101 passes through the first-stage delay circuit 200, that is, the delay line 101 and the first selector 102A.
  • Reference numeral 40 3 denotes a system controller such as a microcomputer, which receives the measurement result of the delay amount measuring means 401, supplies the first selection signal S102 to the first selector 102A, and also supplies the second selection signal S102.
  • the second selection signal S103 is supplied to the selector 102B.
  • the variable delay circuit 4000 includes the first-stage delay circuit 200, the second-stage delay circuit 300, the delay amount measuring unit 401, and the system controller 403. Is.
  • variable delay circuit 4000 Refer to the third embodiment.
  • the delay adjustment circuit 4000 according to the third embodiment is based on the measurement result of the delay amount measuring unit 401 when the delay amount of the delay element varies due to the variation factors such as the power supply voltage and the ambient temperature. By correcting the first selection signal S102 and the second selection signal S103, fluctuations in the target delay time are suppressed, and the operation will be described below.
  • a repetitive signal such as a clock signal is input as the input signal S101, and the number of stages of the delay element 101A, that is, the number of passages, substantially matching the period is obtained by the delay amount measuring means 401.
  • the configuration and operation of this part are the same as in the prior art, and the details that can be referred to Japanese Patent Application Laid-Open No. 2000-276736 will be briefly described below.
  • system controller 403 determines first selection signal S102, which is a pass stage number selection signal of delay element 101A. Specifically, for example, it is determined as follows.
  • the target time to delay is Tt [n seconds]
  • the cycle of the repetition signal in the delay measurement is Tw [n seconds]
  • the number of stages of delay element 101A that matches the cycle of the repetition signal in the delay measurement that is, the number of passes , P [stage]
  • the target delay time is adjusted with an accuracy that is an integral multiple of the delay time per delay element 101A.
  • variable delay circuit 4000 in order to adjust the delay amount with higher accuracy than the conventional delay adjustment circuit, the outputs of both delay element 101B and delay element 101C are selected.
  • the second selector 102B and appropriately determining the second selection signal S103 that controls the selection it is possible to match the signal delay time to the target delay time with higher accuracy.
  • the first selection signal S102 and the second selection signal S103 are determined as follows.
  • the step of obtaining the number Q of stages of the delay elements 101A for obtaining the delay target time Tt [n seconds] is as follows.
  • the step of obtaining the second selection signal S103 is as follows.
  • the first selection signal S102 is determined based on the value divided by the delay amount Td.
  • the second selection signal S103 is determined based on the remainder obtained by dividing the target delay time Tt by the delay amount Td of the delay element 101A.
  • the delay adjustment circuit 4000 according to the third embodiment has three or more (for example, K) second selectors 102B as described in the other example of the first embodiment shown in FIG. Even in the case of a configuration in which the output of the delay element is selected, it can be easily expanded.
  • the signal S103 is a bus composed of a plurality of bits.
  • the value of KXQ (KXP XTt) ZTw is obtained and rounded off. If the remainder (remainder) obtained by dividing it by K is QR, the QR value becomes the value of the second selection signal S103.
  • the second selection signal S103 is determined based on the remainder obtained by dividing the target delay time Tt by the delay amount Td of the delay element 101A! /! It will be. In this way, it is possible to adjust the target delay time with a precision that is K times finer than an integral multiple of the delay time per delay element 101A.
  • the difference between the delay amount of the delay element 101C and the delay amount of the delay element 101B is greater. This phenomenon occurs when the delay amount is larger than the delay amount of the delay element 101A. In order to avoid the occurrence of this state, whether or not the force falls into this state is estimated based on the variation in the number of stages P of the delay element 101A that matches the cycle of the repetitive signal measured by the delay amount measuring means 401.
  • the second selection signal S103 0 is fixed.
  • the delay amount variation of the delay element selected by the second selector 102B has been included in the correction target, but taking this into account, the target delay time can be determined with higher accuracy. Can also be adjusted.
  • An example of the method is as follows.
  • the force with the QR value as it is as the value of the second selection signal S 103
  • the value of the second selection signal S103 is corrected in consideration of the delay amount variation of the delay element. Specifically:
  • a QR value correction coefficient SO (SO is a real number), which seems to be optimal under normal use conditions, is obtained in advance.
  • the correction coefficient SO may be obtained by computer simulation or may be obtained by measuring the output of an actual delay adjustment circuit (variable delay circuit). When measuring the output of the delay adjustment circuit, it can be corrected including manufacturing variations of individual delay adjustment circuits.
  • QR which is the QR value after correction
  • QRX S QRX S
  • QR ' QR X SO.
  • the delay amount variation is estimated from the measurement result of the delay amount measuring means 401. Specifically, it is estimated as follows.
  • QR which is the QR value after correction
  • QR ' QRX P, ZPO
  • variable delay circuit 4000 and the delay adjustment method thereof according to Embodiment 3 of the present invention as described above, in the variable delay circuit according to Embodiment 1 or Embodiment 2, the delay in the delay line is further increased.
  • a delay amount measuring means for measuring the amount, a value proportional to the first delay amount of the first delay element is obtained by the delay amount measuring means, and the target delay time is divided by the second delay amount. Since the value of the first selection signal is obtained based on the value, and the value of the second selection signal is obtained based on the remainder obtained by dividing the target delay time by the second delay amount.
  • variable delay circuit and the delay adjustment method thereof adjusts the phase of a high-speed clock signal or high-speed data signal with high and resolution in an information processing apparatus or signal processing apparatus. Phase knock and signal skew can be controlled. Further, in an information recording apparatus such as an optical disk apparatus that performs recording at a high recording rate, it is necessary to adjust the recording pulse edge position that changes at high speed with high accuracy. It is also useful for adjusting the edge position.

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Abstract

　高速に変化する信号や、高周波クロックを高い時間分解能で遅延制御しつつ、広い遅延可変範囲も共に実現できる遅延調整回路を提供する。 　第１の遅延素子が直列に複数接続された遅延ラインと、遅延ラインにおける各々の遅延素子の出力を第１の選択信号に応じて選択する第１の選択回路と、第１の選択回路の出力を入力とする遅延量がそれぞれ異なる複数の第２の遅延素子と、該複数の第２の遅延素子の出力のいずれかを、第２の選択信号に応じて選択する第２の選択回路とを具備し、遅延ラインに入力信号を入れ、入力信号を遅延させる目標遅延時間に応じて第１の選択信号と、第２の選択信号を与えることによって、第２の選択回路から前記入力信号を遅延させた遅延信号を取り出すようにした。

Description

明 細 書
可変遅延回路、及び可変遅延回路の遅延調整方法
技術分野
[0001] 本発明は、可変遅延回路、及び可変遅延回路の遅延調整方法に関し、特に、情報 処理装置や、信号処理装置において、クロック信号や、データ信号の位相を調整し て、位相バラツキや、信号スキューを制御することを目的とする可変遅延調整回路、 およびその遅延調整方法に関するものである。
背景技術
[0002] 従来の可変遅延回路の一例として、所定の遅延量に応じて、 2個のインバータ間の 負荷を複数段階に調整するようにした回路構成の例を、図 5に示す (例えば、特許文 献 1を参照)。
[0003] 図 5にお!/、て、 501は、インノータ素子、 502と 503は、 MOSトランジスタ、 504は、 コンデンサ、 S501は、入力信号、 S502[l]から S502[N]は、各々遅延選択信号、
S503は、遅延出力信号である。
[0004] また、他の従来の可変遅延回路の一例として、所定の遅延量に応じて遅延ラインの 通過段数を選択するようにした回路構成の例を、図 6に示す (例えば、特許文献 2を 参照)。
[0005] この回路構成は、情報記録装置における記録パルスエッジ位置の調整に使用する 遅延調整回路として、特許文献 2に開示されている。
[0006] 図 6にお!/ヽて、 601ίま、ノ ッファ素子、 602ίま、セレクタ、 S601iま、入力信号、 S60
2は、遅延選択信号 (複数ビットで構成されるノ ス）、 S603は、遅延出力信号である。 ここで、ノ ッファ素子 601は、特許文献 2に示されているように、 2個のインバータ素子 で構成されていてもよい。
特許文献 1 :特開平 6— 97788号公報 (第 17頁、図 1)
特許文献 2 :特開 2000— 276736号公報（第 32頁、図 20)
発明の開示
発明が解決しょうとする課題 [0007] 上記特許文献 1にて開示されている図 5に示したような従来の遅延調整回路では、 大きな遅延量や、多数の遅延きざみを実現しょうとすると、高速な信号を伝播させるこ とが困難となるという課題があった。
[0008] また、上記特許文献 2にて開示されている図 6に示したような従来の遅延調整回路 では、信号やクロックを所定時間遅延させる際、微小な遅延時間ステップで調整可能 にすることが困難であるという課題があった。
[0009] この発明は、上記のような従来の問題点に鑑みてなされたもので、高速に変化する 信号や、高周波クロックを、高い時間分解能で遅延制御しつつ、広い遅延可変範囲 をも共に実現することのできる可変遅回路を提供することを目的として 、る。
課題を解決するための手段
[0010] 上記課題を解決するために、本発明（請求項 1)に係る可変遅延回路は、各々第 1 の遅延量を有する複数の第 1の遅延素子が直列に接続されてなる遅延ラインと、前 記遅延ラインにおける前記複数の第 1の遅延素子の出力のいずれかを第 1の選択信 号に応じて選択する第 1の選択回路と、それぞれ前記第 1の選択回路の出力を入力 とし、遅延量が各素子によって異なる各々の第 2の遅延量を有する複数の第 2の遅 延素子と、前記第 2の遅延素子の出力のいずれかを、第 2の選択信号に応じて選択 する第 2の選択回路とを具備し、前記遅延ラインに入力信号を入力し、前記入力信 号を遅延させる目標遅延時間に応じて、前記第 1の選択信号および前記第 2の選択 信号を与え、前記第 2の選択回路から出力される前記入力信号を遅延させた遅延信 号を出力信号とする、ことを特徴とするものである。
[0011] また、本発明（請求項 5)に係る可変遅延回路は、各々第 1の遅延量を有する複数 の第 1の遅延素子が直列に接続されてなる遅延ラインと、前記遅延ラインにおける前 記複数の第 1の遅延素子の出力のうちのいずれ力を第 1の選択信号に応じて選択す る第 1の選択回路と、それぞれ前記第 1の選択回路の出力を入力とし、遅延量が各 素子によって異なる各々の第 2の遅延量を有する複数の第 2の遅延素子と、前記複 数の第 2の遅延素子の出力のいずれかに、その入力が接続された 1つ以上の負荷素 子と、前記複数の第 2の遅延素子の出力のいずれかを、第 2の選択信号に応じて選 択する第 2の選択回路とを具備し、前記遅延ラインに入力信号を入力し、前記入力 信号を遅延させる目標遅延時間に応じて、前記第 1の選択信号および前記第 2の選 択信号を与え、前記第 2の選択回路から出力される前記入力信号を遅延させた遅延 信号を出力信号とする、ことを特徴とするものである。
[0012] また、本発明（請求項 10)に係る可変遅延回路は、請求項 1または請求項 5に記載 の可変遅延回路において、前記遅延ラインにおける遅延量を測定する遅延量測定 手段を、さらに備え、前記入力信号を遅延させる目標遅延時間と、前記遅延量測定 手段の測定結果とに基づいて、前記第 1の選択信号および前記第 2の選択信号を決 定する、ことを特徴とするものである。
[0013] また、本発明（請求項 11)に係る可変遅延回路の遅延調整方法は、請求項 10に記 載の可変遅延回路における遅延の調整を行う遅延調整方法であって、前記第 1の遅 延素子の前記第 1の遅延量に比例する値を、前記遅延量測定手段によって求める 遅延測定工程と、前記目標遅延時間を前記第 2の遅延量で割った値に基づ 、て、 前記第 1の選択信号の値を求める工程と、前記目標遅延時間を前記第 2の遅延量で 割った余りの値に基づいて、前記第 2の選択信号の値を求める工程とを含む、ことを 特徴とするものである。
発明の効果
[0014] 本発明（請求項 1)に係る可変遅延回路によれば、各々第 1の遅延量を有する複数 の第 1の遅延素子が直列に接続されてなる遅延ラインと、前記遅延ラインにおける前 記複数の第 1の遅延素子の出力のうちのいずれかを、第 1の選択信号に応じて選択 する第 1の選択回路と、それぞれ前記第 1の選択回路の出力を入力とし、遅延量が 各素子によって異なる各々の第 2の遅延量を有する複数の第 2の遅延素子と、前記 複数の第 2の遅延素子の出力のいずれかを、第 2の選択信号に応じて選択する第 2 の選択回路とを具備し、前記遅延ラインに入力信号を入力し、前記入力信号を遅延 させる目標遅延時間に応じて、前記第 1の選択信号および前記第 2の選択信号を与 え、前記第 2の選択回路から出力される前記入力信号を遅延させた遅延信号を出力 信号とする、ものとしたので、遅延ラインによって大きな遅延量をかせぐとともに、第 2 の遅延素子と第 3の遅延素子との遅延時間差によって、前記遅延ラインを構成する 第 1の遅延素子 1段分よりも細かい分解能を得ることができる。 [0015] すなわち、一つ一つの遅延要素の出力負荷を低く抑えられるため、大きな遅延量と 、高い遅延分解能を両立させることができるとともに、高速に変化する信号でも、これ を通過、遅延させることができると 、う格別の効果が得られる。
[0016] また、本発明（請求項 5)に係る可変遅延回路によれば、各々第 1の遅延量を有す る複数の第 1の遅延素子が直列に接続されてなる遅延ラインと、前記遅延ラインにお ける前記複数の第 1の遅延素子の出力のうちのいずれかを第 1の選択信号に応じて 選択する第 1の選択回路と、それぞれ前記第 1の選択回路の出力を入力とし、遅延 量が各素子によって異なる各々の第 2の遅延量を有する複数の第 2の遅延素子と、 前記複数の第 2の遅延素子の出力のいずれかに、その入力が接続された 1つ以上の 負荷素子と、前記複数の第 2の遅延素子の出力のいずれかを、第 2の選択信号に応 じて選択する第 2の選択回路とを具備し、前記遅延ラインに入力信号を入力し、前記 入力信号を遅延させる目標遅延時間に応じて、前記第 1の選択信号および前記第 2 の選択信号を与え、前記第 2の選択回路から出力される前記入力信号を遅延させた 遅延信号を出力信号とする、ものとしたので、遅延ラインによって大きな遅延量をか せぐとともに、第 2の遅延素子を通過する信号遅延時間と、第 3の遅延素子を通過す る信号遅延時間との差によって、前記遅延ラインを構成する第 1の遅延素子 1段分よ りも細カ^、分解能を得ることができる。
[0017] すなわち、一つ一つの遅延要素の出力負荷を低く抑えられるため、大きな遅延量と 、高い遅延分解能を両立させることができるとともに、高速に変化する信号でも、これ を通過、遅延させることができると 、う格別の効果が得られる。
[0018] また、本発明（請求項 10)に係る可変遅延回路によれば、請求項 1または請求項 5 に記載の可変遅延回路において、前記遅延ラインにおける遅延量を測定する遅延 量測定手段を、さらに備え、前記入力信号を遅延させる目標遅延時間と、前記遅延 量測定手段の測定結果とに基づいて、前記第 1の選択信号および前記第 2の選択 信号を決定する、ものとしたので、高速に変化する信号を遅延制御対象にしながら、 大きな遅延調整時間幅と、高!ヽ遅延調整分解能とを併せ持つ可変遅延回路を提供 でき、電源電圧や周囲温度などのバラツキ要因により遅延素子の遅延量が変動する 際にも、目標遅延時間の変動を抑制できるという格別の効果が得られる。 [0019] また、本発明（請求項 11)に係る可変遅延回路の遅延調整方法によれば、請求項 10に記載の可変遅延回路における遅延の調整を行う遅延調整方法であって、前記 第 1の遅延素子の前記第 1の遅延量に比例する値を、前記遅延量測定手段によって 求める遅延測定工程と、前記目標遅延時間を前記第 2の遅延量で割った値に基づ いて、前記第 1の選択信号の値を求める工程と、前記目標遅延時間を前記第 2の遅 延量で割った余りの値に基づいて、前記第 2の選択信号の値を求める工程とを含む 、ものとしたので、高速に変化する信号を遅延制御対象にしながら、大きな遅延調整 時間幅と、高い遅延調整分解能とを併せ持つ可変遅延回路を提供でき、電源電圧 や周囲温度などのバラツキ要因により遅延素子の遅延量が変動する際にも、目標遅 延時間の変動を抑制できるという格別の効果が得られる。
図面の簡単な説明
[0020] [図 1]図 1は、本発明の実施の形態 1による可変遅延調整回路 1000を示す回路図で ある。
[図 2]図 2は、本発明の実施の形態 1の他の例による可変遅延調整回路 2000を示す 回路図である。
[図 3]図 3は、本発明の実施の形態 2による可変遅延調整回路 3000を示す回路図で ある。
[図 4]図 4は、本発明の実施の形態 3による可変遅延調整回路 4000を示す回路図で ある。
[図 5]図 5は、従来の可変遅延調整回路 500の一例を示す回路図である。
[図 6]図 6は、従来の可変遅延調整回路の他の一例 600を示す回路図である。 符号の説明
[0021] 1000, 2000, 3000, 4000 可変遅延回路
101A 第 1の遅延素子
101B, 101C 第 2の遅延素子
101D, 101E, 101F, 101G 遅延素子
102A, 102B 第 1、第 2のセレクタ
200 第 1段の遅延回路 300 第 2段の遅延回路
S101 入力信号
S102, S103 第 1、第 2の選択信号
S104 遅延出力信号
301 コンデンサ
401 遅延量測定手段
402 可変遅延回路
403 システムコントローラ
501 インバータ素子
502, 503 MOSトランジスタ
504 コンデンサ
S501 入力信号
S502[l] , S502[N- 1] , S502[N] 遅延量選択信号
S503 遅延出力信号
601 遅延素子
602 セレクタ
S601 入力信号
S602 遅延量選択信号
S603 遅延出力信号
発明を実施するための最良の形態
(実施の形態 1)
図 1は、本発明の実施の形態 1による可変遅延回路 1000の回路図を示すものであ る。
図 1に示される本実施の形態 1の可変遅延回路 1000において、 101 Aは、ノ ッファ 素子あるいは 2段のインバータ素子などで構成される遅延素子であり、 101は 8個の 該遅延素子 101Aからなる第 1段の遅延ラインであり、 102Aは、前記遅延ライン 101 における、いずれの遅延素子 101Aの出力を選択し出力するかを切り替える第 1のセ レクタである。 200は、前記遅延ライン 101、および第 1のセレクタ 102Aにより構成さ れる第 1段の遅延回路である。
[0023] また、 101B, 101Cは、上記遅延素子 101Aと同じぐバッファ素子あるいは 2段の インバータ素子などで構成される第 2段の遅延素子であるが、 101Bは、駆動能力大 の遅延素子、 101Cは、駆動能力小の遅延素子、 102Bは該両遅延素子 101B, 10 1Cの出力のいずれを選択し出力するかを切り替える第 2のセレクタである。 300は、 前記複数の第 2段の遅延素子と、第 2のセレクタ 102Bとで構成される第 2段の遅延 回路である。
[0024] また、図 1において、 S101は入力信号、 S102は、前記第 1のセレクタ 102Aで選 択出力する信号の、第 1段の遅延ラインでの遅延量を選択する第 1の選択信号、 S1 03は、前記第 2のセレクタ 102Bで選択出力する信号の、第 2段の遅延素子での遅 延量を選択する第 2の選択信号、 S104は、上記入力信号 S101が、第 1段の遅延ラ イン 101、および第 2段の遅延素子 101B,又は 101Cのいずれ力、で遅延した後に 出力される遅延出力信号である。ここで、前記第 2の選択信号 S 102は、複数ビットで 構成されるバスである。
本実施の形態 1による可変遅延回路 1000の動作を、以下に説明する。
[0025] 遅延させる対象である入力信号 S101は、 8個の遅延素子 101Aからなる遅延ライ ン 101に入力される。各遅延素子 101Aの出力タップにおける信号は、入力信号 S1 01が遅延素子 101Aを 1個ずつ通過する毎に、入力信号 S101に対する遅延量が 増加したものとなっている。この遅延ライン 101における各遅延素子 101Aの出力の いずれかが、第 1の選択信号 S103に応じて、第 1のセレクタ 102Aによって選択され 、その選択された信号は、遅延素子 101Bと、遅延素子 101Cとに入力される。該遅 延素子 101Bと、遅延素子 101Cのいずれかの出力力 第 2の選択信号 S 102に応じ て、第 2のセレクタ 102Bによって選択され、その選択された信号は、遅延出力信号 S 104として出力される。
[0026] ここで、 8個の遅延素子 101Aよりなる遅延ライン 101と、第 1のセレクタ 102Aとによ つて信号が遅延される、その遅延量 T1は、次のように示される。
[0027] T1 =TBAX M+TSA
[0028] ここで、 TBAは遅延素子 101Aの 1個当たりの遅延量、 TSAは第 1のセレクタ 102 Aの遅延量、即ち該第 1のセレクタの通過時間、 Mは第 1のセレクタ 102Aによってそ の出力を選択される遅延素子 101A力 何個目の遅延素子であるかの個数である。 すなわち、この Mは、第 1の選択信号 S102に応じて、第 1のセレクタ 102Aによって M番目の遅延素子 101Aの出力が選択されることを意味する。
[0029] 本実施の形態 1の可変遅延回路では、遅延素子 101Bと、遅延素子 101Cは、それ ぞれ大、小、と異なる駆動能力を持つものとしており、これにより、両者が同等の負荷 を駆動する際にも信号伝達時間に差が生ずるようになつている。この構成によって、 遅延量 T1に加えて、さらに追加で遅延させる遅延量 T2を、第 2の選択信号 S103に 応じて、第 2のセレクタ 102Bで選択し、切り替えることが可能になる。遅延素子 101B あるいは遅延素子 101Cと、第 2のセレクタ 102Bとによって、信号が遅延される、第 2 段での信号の遅延量 T2は、次のように示される。
[0030] S103 = 0の時、 T2=TBB+TSB
S103 = lの時、 T2=TBC+TSB
[0031] ここで、 TBBは遅延素子 101Bの遅延量、 TBCは遅延素子 101Cの遅延量、 TSB は第 2のセレクタ 102Bの遅延量、即ち、該第 2のセレクタの通過時間である。
[0032] 入力信号 S101を、本実施の形態 1の可変遅延回路 1000に通し、信号 S104とし て出力を得るまでの総遅延量 TDは、 TD=T1 +T2で表せる。第 1の選択信号 S10 2によって M= lとし、かつ第 2の選択信号 S 103 = 0とした場合の TDを、 TD (O)とす ると、 TD (0)は、次のようになる。
[0033] TD (O) =TBA+TBB+TSA+TSB
[0034] 次に、第 1の選択信号 S102によって M= lとし、かつ第 2の選択信号 S103 = 1とし た場合の TDを、 TD (1)とすると、 TD (1)は次のようになる。
[0035] TD (1) =TBA+TBC+TSA+TSB
[0036] 次に、第 1の選択信号 S102によって M = 2とし、かつ第 2の選択信号 S103 = 0とし た場合の TDを、 TD (2)とすると、 TD (2)は次のようになる。
[0037] TD ( 2) = TB A X 2 + TBB + TS A + TS B
[0038] 次に、第 1の選択信号 S102によって M = 2とし、かつ第 2の選択信号 S103 = 1とし た場合の TDを、 TD (3)とすると、 TD (3)は次のようになる。 [0039] TD(3)=TBAX2+TBC+TSA+TSB
[0040] 同様にしていくと、第 1の選択信号 S102によって決定される値 Mと、第 2の選択信 号 S 103の値 Nとによって決定される遅延値、 TD(2XM + N 2)は、次のように示 される。
[0041] N = 0の時： TD(2XM— 2)=TBAXM+TBB+TSA+TSB
N=lの時： TD(2XM—1)=TBAXM+TBC+TSA+TSB
[0042] したがって、 AT1=TBC—TBBとおくと、添字の隣接する TDの差は、 0以上の整 数 iを用いて次のように表せる。
[0043] TD (2 X i+ 1) -TD (2 X i) = Δ T1
TD(2Xi+2) TD (2 X i+ 1) =TBA Δ Tl
[0044] ここで、 ΔΤ1 TBAZ2となるように、遅延素子 101Bと、遅延素子 101Cの各駆動 能力を調整すれば、総遅延量 TDの遅延調整ステップは、 ΔΤ1 TBAZ2となり、 従来の遅延調整回路 (例えば、特開 2000— 276736号公報）による遅延調整ステツ プ TBAに対して、 2倍の分解能が得られる。
[0045] なお、異なる駆動能力を持つ第 2の遅延素子は、これらを 3個以上具備し、それら の出力を、第 2のセレクタ 102Bにて選択するような構成にしてもよい。
[0046] 異なる駆動能力を持つ第 2の遅延素子を 4個具備した、本実施の形態 1の他の例 の遅延調整回路 2000の構成を、図 2に示す。図 2において、 101D、 101E、 101F
、 101Gは、各々異なる駆動能力を持つ第 2の遅延素子であり、他の符号は、図 1と 同じものを示す。
この図 2に示される実施の形態 1の他の例の遅延調整回路 2000においては、第 1 の選択信号 S102と、第 2の選択信号 S103は、どちらも複数ビットで構成されるバス である。
[0047] このような本実施の形態 1の他の例の構成においては、これまでの説明と同様の動 作、作用により、 ΔΤ1^ΤΒΑΖ2よりも、さらに高精度な分解能、例えば、 ΔΤΙ^Τ ΒΑΖ4、を得ることが可能になる。以下、詳細に説明する。
[0048] まず、以下の説明では、 TBDを遅延素子 101Dの 1個当たりの遅延量、 ΤΒΕを遅 延素子 101Eの 1個当たりの遅延量、 TBFを遅延素子 101Fの 1個当たりの遅延量、 TBGを遅延素子 101Gの 1個当たりの遅延量とし、 ΔΤ2=ΤΒΕ— TBD、 ΔΤ3=Τ BF— TBE、 AT4=TBG— TBFとおく。
[0049] 第 2の選択信号 S 103の値 Nを、 0から 3まで取るようにし、総遅延量 TDを、 TD (4
X M + N— 4)のようにその添字を構成すると、 TDは次のように示される。
[0050] N = 0の時、 TD (4 X M + N-4) =TBAX M+TBD+TSA+TSB
N= lの時、 TD (4 X M + N-4) =TBAX M+TBE+TSA+TSB N = 2の時、 TD (4 X M + N-4) =TBAX M+TBF+TSA+TSB N = 3の時、 TD (4 X M + N-4) =TBAX M+TBG+TSA+TSB
[0051] したがって、添字の隣接する TDの差は、 0以上の整数 iを用いて次のように表せる。
[0052] TD (4 X i+ 1) -TD (4 X i) = Δ T2
TD (4 X i+ 2)— TD (4 X i+ 1) = Δ T3
TD (4 X i+ 3) -TD (4 X i+ 2) = ΔΤ4
TD (4 X i+4) -TD (4 X i+ 3) =TBA—（ΔΤ2+ ΔΤ3+ ΔΤ4)
[0053] ここで、 ΔΤ2 ΔΤ3 ΔΤ4 TBAZ4となるように、遅延素子 101Dから遅延素 子 101Gまでの 4個の第 2の遅延素子の各駆動能力を調整すれば、総遅延量 TDの 遅延調整ステップは、約 (TBAZ4)となり、従来の遅延調整回路 (例えば、特開 200 0— 276736号公報）による遅延調整ステップ TBAに対して、 4倍の分解能が得られ る。
[0054] なお、図 1においては、遅延素子 101Aは 8個で構成されている力 これは、複数個 であれば何個でもよい。すなわち、遅延素子 101Aの使用個数は、信号の遅延調整 時間幅と、遅延素子 101Aの 1個当たりの遅延量に応じて決定すればよい。このよう にすれば、大きな遅延量や、多数の遅延きざみ (ステップ）を実現しょうとすると、高速 な信号を伝播させることが困難になる、という従来の遅延調整回路 (例えば、特開平 6 — 97788公報）において存在した問題も、これを解消することができる。
[0055] このような本実施の形態 1による可変遅延回路 1000によれば、各々第 1の遅延量 を有する複数の第 1の遅延素子が直列に接続されてなる遅延ラインと、前記遅延ライ ンにおける前記複数の第 1の遅延素子の出力のうちのいずれかを第 1の選択信号に 応じて選択する第 1の選択回路と、それぞれ前記第 1の選択回路の出力を入力とし、 遅延量が各素子によって異なる各々の第 2の遅延量を有する複数の第 2の遅延素子 と、前記複数の第 2の遅延素子の出力のいずれかを、第 2の選択信号に応じて選択 する第 2の選択回路とを具備し、前記遅延ラインに入力信号を入力し、前記入力信 号を遅延させる目標遅延時間に応じて、前記第 1の選択信号および前記第 2の選択 信号を与え、前記第 2の選択回路から出力される前記入力信号を遅延させた遅延信 号を出力信号とするようにしたので、高速に変化する信号を遅延制御対象にしながら 、大きな遅延調整時間幅と、高い遅延調整分解能とを併せ持つ、従来の遅延調整回 路およびその遅延調整方法に比し、格別の効果を有する可変遅延回路を得られる 効果がある。
[0056] なお、上記実施の形態 1においては、遅延素子 101Bと、遅延素子 101Cとは、駆 動能力の違いを持たせている力 遅延素子 101Bと、遅延素子 101Cのどちらか一方 と、遅延素子 101Aとは、同じ駆動能力を持つようにしても、さらには、同じ素子を用 いるようにしてもよぐこの場合にも、上記で説明した実施の形態 1と同様の効果が得 られる。かつ、このような場合には、同じ素子を用いることができるので、設計容易化 の効果をち得ることができる。
[0057] なお、遅延素子 101Aと、遅延素子 101Bと、遅延素子 101Cとは、全て異なる構成 の遅延素子としても構わな 、。
[0058] ここで、本実施の形態 1では、駆動能力の異なる複数の遅延素子を用いて遅延量 の差を生成するようにした力 遅延素子が MOSトランジスタ力も構成される場合にお いては、 MOSトランジスタのゲート長あるいはゲート幅を変えることによって、容易に 駆動能力を変えることができる。
[0059] なお、遅延素子が MOSトランジスタ力 構成される場合、駆動能力を変える代わり に、 MOSトランジスタの閾値電圧 Vtを変えるようにしてもよぐ上記で説明した実施 の形態 1と同様の効果が得られる。
[0060] また、本実施の形態 1では、駆動能力の異なる複数の遅延素子を用いて遅延量の 差を生成するようにしたが、遅延素子が MOSトランジスタ力も構成される場合、駆動 能力を変える代わりに、 MOSトランジスタの電源電圧 Vddを変えるようにしてもよぐ 上記と同様の効果が得られる。 [0061] (実施の形態 2)
図 3は、本発明の実施の形態 2による可変遅延回路 3000の回路図を示すものであ る。
図 3に示される本実施の形態 3の可変遅延回路 3000において、 101A, 101B, 1
01Cはバッファ素子あるいは 2段のインバータ素子などで構成される遅延素子、 102
A, 102Bはセレクタ、 301はコンデンサ（キャパシタ）である。
[0062] また、図 3にお!/ヽて、 SlOliま入力信号、 S102, S103iま遅延量選択信号、 S104 は入力信号が遅延した後に出力される遅延出力信号である。ここで、信号 S 102は 複数ビットで構成されるバスである。
[0063] 本実施の形態 2による可変遅延回路 3000の動作は、基本的には上記実施の形態
1で説明したものと同じであり、以下では、上記実施の形態 1との相違点について説 明する。
[0064] 図 3に示される本実施の形態 2の、図 1に示される実施の形態 1との相違点は、異な る駆動能力を持つ第 2の遅延素子 101B、 101Cの代わりに、同じ駆動能力の第 2の 遅延素子 101Bを 2個使用し、そのうちの一方の遅延素子 101B2に、負荷となるコン デンサ 301を接続することによって、信号が各遅延素子 101B1、 101B2を、通過す る時間に差を設けた、点にある。
[0065] ここで、第 2の遅延素子 101B1、 101B2が 2段のインバータで構成される場合、例 えば、図 5のように、 1段目のインバータの出力に負荷となるコンデンサ 301を接続す るようにしてもよく、この場合には、 2段目のインバータの出力には、負荷となるコンデ ンサをさらに接続する必要はな 、。
[0066] このような本実施の形態 2による可変遅延回路 3000によれば、各々第 1の遅延量 を有する複数の第 1の遅延素子が直列に接続されてなる遅延ラインと、遅延ラインに おける複数の第 1の遅延素子の出力のいずれかを、第 1の選択信号に応じて選択す る第 1の選択回路と、それぞれ前記第 1の選択回路の出力を入力とし、遅延量が各 素子によって異なる各々の第 2の遅延量を有する複数の第 2の遅延素子と、前記複 数の第 2の遅延素子の出力のいずれかに、その入力が接続された 1つ以上の負荷素 子と、前記複数の第 2の遅延素子の出力のいずれかを、第 2の選択信号に応じて選 択する第 2の選択回路とを具備し、前記遅延ラインに入力信号を入力し、前記入力 信号を遅延させる目標遅延時間に応じて前記第 1の選択信号および前記第 2の選択 信号を与え、前記第 2の選択回路から出力される前記入力信号を遅延させた遅延信 号を出力信号とするようにしたので、高速に変化する信号を遅延制御対象にしながら 、大きな遅延調整時間幅と、高い遅延調整分解能とを併せ持つ、従来の遅延調整回 路およびその遅延調整方法に比し、格別の効果を有する可変遅延回路を得られる 効果がある。
[0067] ここで、コンデンサ 301の静電容量は非常に小さな値であるため、集積回路化は容 易であり、かつ高速な信号を通過させるに十分なスリューレート、即ち Lレベル力 H レベルへの、ある 、は Hレベルから Lレベルへの信号遷移時間を得ることも可能であ る。これは、大きな遅延量は、第 1の遅延素子 101Aと第 1のセレクタ 102Aからなる 遅延ラインで生成し、微調整に必要な微小遅延量のみを、 2個の第 2の遅延素子 10 1Bの通過時間、即ち遅延時間の差で生成する構成としていることによって得られる 効果である。
[0068] また、コンデンサ 301の静電容量を調整する代わりに、コンデンサ 301への接続信 号線の長さや、引き回し方を調整することにより、信号線の持つ寄生容量や、抵抗に よって、負荷の大きさを調整するようにしてもよい。
[0069] また、本実施の形態 2においては、図 2に示される実施の形態 1の他の例の遅延調 整回路 2000と同様に、第 2の遅延素子 101Bを 3個以上具備し、各遅延素子 101B に異なる静電容量をもつコンデンサを負荷として接続することにより、より高い分解能 を有する遅延調整回路を得ることもできる。
[0070] また、上記実施の形態 2では、第 2段の第 2の遅延素子 101B1、 101B2に、同じ遅 延素子を使用し、その一方に接続する負荷コンデンサ 301の静電容量を調整するこ とによって 2つの遅延素子の遅延時間差を設けるようにした力 これは、同じ遅延素 子を使用するのではなぐ異なる駆動能力を持つ遅延素子を使用した上で、それら の遅延素子間の遅延時間差を微調整するために、負荷コンデンサを接続するように してちよい。
[0071] また、上記実施の形態 2においては、負荷コンデンサ 301の静電容量を調整するよ うにしているが、該負荷コンデンサが複数あるとした場合、必ずしも各々の負荷コンデ ンサ毎に別々の静電容量を持つように調整する必要は無!ヽ。
[0072] すなわち、負荷コンデンサを 1個にするのではなぐ比較的小さな静電容量 C[pF] の負荷コンデンサを、 m個（m≥2)並列に接続し、静電容量 (mX C) [pF]を得るよう にしても、同様の効果が得られる。
[0073] このような方法を用いると、集積回路上に遅延調整回路を構成する場合、 1種類の コンデンサの回路情報を用いて複数の異なる静電容量を容易に得ることができ、開 発効率の向上を図ることができる。
[0074] また、本実施の形態 2においては、コンデンサを負荷素子として接続した力 これは
、コンデンサの代わりに、 1つ以上の MOSトランジスタ力 構成される回路素子、例え ば、ノ ッファ、インバータ、 NAND素子、 NOR素子など、を用いてもよい。
[0075] この場合、該 1つ以上の MOSトランジスタ力も構成される回路素子の入カトランジ スタ部分には寄生容量が発生するため、上記のようにコンデンサを負荷素子として接 続する場合と同様に、入力信号の遅延素子 101Bの通過時に、より大きい遅延量を 発生させる効果を奏するよう構成することができる。
[0076] すなわち、 MOSトランジスタのサイズなど、例えば、ゲート長や、ゲート幅などの回 路パラメータによって寄生容量は異なるので、これを用いてコンデンサの場合と同様 に、負荷の大きさを調整することが可能である。
[0077] また、コンデンサの場合と同様に、 1つ以上の MOSトランジスタ力も構成される回路 素子を、複数並列に接続することにより、負荷となる寄生容量を大きくするよう調整し てもよ 、ことは言うまでも無 、。
[0078] さらには、上記実施の形態 2で述べたような、コンデンサや、 MOSトランジスタから なる負荷素子を、複数種類用意し、それらを組み合わせて所望の負荷を得るようにし てもよい。
[0079] (実施の形態 3)
図 4は、本発明の実施の形態 3による可変遅延回路 4000の回路図を示すものであ る。
図 4に示される本実施の形態 3の可変遅延回路 4000において、 101 Aは、ノ ッファ 素子あるいは 2段のインバータ素子などで構成される遅延素子であり、 101は 8個の 該遅延素子 101Aからなる第 1段における遅延ラインであり、 102Aは、前記遅延ライ ン 101における、いずれの遅延素子 101Aの出力を選択し出力するかを切り替える 第 1のセレクタである。 200は、前記遅延ライン 101と、前記第 1のセレクタ 102Aとで 構成される第 1段の遅延回路である。また、 101B, 101Cは、上記遅延素子 101Aと 同じくバッファ素子あるいは 2段のインバータ素子などで構成される遅延素子であり、 そのうち、 101Bは駆動能力大の遅延素子、 101Cは駆動能力小の遅延素子である 。 102Bは該両遅延素子 101B, 101Cの出力のいずれを選択し出力するかを切り替 える第 2のセレクタである。 300は前記遅延素子 101B及び 101C、および第 2のセレ クタ 102Bよりなる第 2段の遅延回路である。
[0080] また、図 1において、 S101は入力信号、 S102は第 1のセレクタ 102Aで選択出力 する信号の、第 1段の遅延ライン 101での遅延量を選択する第 1の選択信号であり、 これは複数ビットで構成されるバスである。 S103は第 2のセレクタ 102Bで選択出力 すべき信号の、第 2段の遅延素子 101Bあるいは 101Cでの遅延量を選択する第 2の 選択信号である。 S104は、第 1段の遅延回路 200、および第 2段の遅延回路 300で 遅延された後に出力される遅延出力信号である。
[0081] また、 401は、入力信号 S101が、第 1段の遅延回路 200を、即ち遅延ライン 101お よび第 1のセレクタ 102Aを経たときの遅延量を測定する遅延量測定手段である。 40 3はマイコンなどのシステムコントローラであり、前記遅延量測定手段 401の測定結果 を、受けるとともに、前記第 1のセレクタ 102Aに対し、第 1の選択信号 S102を供給す るとともに、前記第 2のセレクタ 102Bに対し、第 2の選択信号 S 103を供給する。
[0082] 本実施の形態 3の可変遅延回路 4000は、前記第 1段の遅延回路 200、前記第 2 段の遅延回路 300、前記遅延量測定手段 401、および前記システムコントローラ 403 を含んで構成されるものである。
[0083] 次に、本実施の形態 3のよる可変遅延回路 4000の動作について説明する。
上記実施の形態 1, 2における説明では、第 1の選択信号 S102 = 0のとき、 1段目 の遅延素子 101Aの出力が第 1のセレクタ 102Aによって選択され、次に第 2の選択 信号 S103 = 0のとき、駆動能力の高い遅延素子 101Bの出力が第 2のセレクタ 102 Bによって選択されて、最終的に遅延出力信号 S104が出力される力 このときの遅 延出力信号 S 104の位相を、遅延時間の基点、即ち遅延ゼロ、とおく。
[0084] 本実施の形態 3の遅延調整回路 4000は、電源電圧や周囲温度などのバラツキ要 因により、遅延素子の遅延量が変動する際に、遅延量測定手段 401の測定結果に 基づいて、第 1の選択信号 S102、及び第 2の選択信号 S103を補正することによつ て、目標遅延時間の変動を抑制するようにするものであり、以下、その動作について 説明する。
[0085] まず最初に、入力信号 S101としてクロック信号などの繰り返し信号を入力し、その 周期にほぼ一致する遅延素子 101Aの段数、即ち通過個数、を遅延量測定手段 40 1によって求める。この部分の構成、動作は、従来技術におけると同様であり、詳細は 特開 2000— 276736号公報などを参照できる力 以下、簡単に説明しておく。
[0086] すなわち、遅延量測定手段 401の測定結果から得られる遅延素子 101Aの遅延量 に応じて、システムコントローラ 403によって遅延素子 101Aの通過段数選択信号で ある第 1の選択信号 S102を決定する。具体的には、例えば次のように決定する。遅 延させる目標時間を、 Tt[n秒]、遅延量測定における繰り返し信号の周期を、 Tw[n 秒]、遅延量測定における繰り返し信号の周期に一致する遅延素子 101Aの段数、 即ち通過個数を、 P [段]とすると、遅延目標時間 Tt[n秒]を得るための遅延素子 10 1Aの段数 Qは、 Q = P XTt/Twで求められる。したがって、第 1の選択信号 S102 =Qとすれば、所望の遅延目標時間 Tt[n秒]を得ることができる。
[0087] ここで、 Qの計算を行う際には Qは整数であるため、切上げか切下げか四捨五入な どの演算を行う。これにより、遅延素子 101Aの 1個あたりの遅延時間の整数倍の精 度で目標遅延時間を調整することになる。
[0088] 本実施の形態 3による可変遅延回路 4000では、従来の遅延調整回路よりも高い精 度で遅延量を調整するために、遅延素子 101Bと遅延素子 101Cの両者の出力を選 択する第 2のセレクタ 102Bを有しており、その選択を制御する第 2の選択信号 S103 を適切に決定することによって、信号遅延時間をより高い精度で目標遅延時間に合 わせることが可能である。具体的には、例えば次のように、第 1の選択信号 S102と、 第 2の選択信号 S103を決定する。 [0089] 遅延目標時間 Tt[n秒]を得るための、遅延素子 101Aの段数 Qを求める工程は、 次のようになる。 Q = P XTtZTwを求め、四捨五入し、第 1の選択信号 S102 = Q ( 四捨五入後）と決定する。
[0090] 第 2の選択信号 S103を求める工程は、次のようになる。 Q2 = 2 X Q= (2 X P XTt ) ZTwの値を求め、四捨五入し、 Q2値（四捨五入後）が偶数か奇数かで、第 2の選 択信号 S 103の値を決定する。 Q2値が偶数であれば、第 2の選択信号 S 103 = 0と する。また、 Q2値が奇数であれば、第 2の選択信号 S103 = lとする。
[0091] このようにして、遅延素子 101Aの 1個あたり遅延時間の整数倍よりも細かい精度で 、目標遅延時間を調整することが可能になる。
[0092] この方法は、 Q = P XTtZTw=TtZ (TwZP)において、遅延素子 101Aの 1個 あたりの遅延量 Td力 Td= (TwZP)で表されるため、目標遅延時間 Ttを遅延素子 101 Aの遅延量 Tdで割った値に基づいて、第 1の選択信号 S102を決定していること になる。同様に、第 2の選択信号 S103は、目標遅延時間 Ttを、遅延素子 101Aの遅 延量 Tdで割った余りの値に基づいて、決定していることになる。
[0093] なお、本実施の形態 3による遅延調整回路 4000は、図 2に示される実施の形態 1 の他の例で説明したような、第 2のセレクタ 102Bで 3個以上 (例えば K個）の遅延素 子の出力を選択する構成の場合にも、容易に拡張することができる。ここで、以降で は、信号 S103は複数ビットで構成されるバスであるとする。
[0094] すなわち、 K個の遅延素子の出力を、第 2のセレクタ 102Bで選択する構成の場合 には、第 2の選択信号 S103については、 K X Q= (K X P XTt) ZTwの値を求めて 四捨五入し、それを Kで割った余り（剰余）を QRとすると、 QR値が第 2の選択信号 S 103の値となる。
これは先に説明した K= 2の場合の処理を一般ィ匕したものである。
[0095] すなわち、この方法は、第 2の選択信号 S103を、目標遅延時間 Ttを遅延素子 101 Aの遅延量 Tdで割った余りの値に基づ!/、て決定して!/、ることになる。このようにして、 遅延素子 101Aの 1個あたり遅延時間の整数倍よりも K倍も細かい精度で、目標遅延 時間を調整することが可能になる。
[0096] なお、遅延素子の遅延量の変動が「遅延量が大きくなる」方向に起こる場合、遅延 量測定手段 401によって第 1の選択信号 S102の補正は行うのに、第 2の選択信号 S 103の補正は行わないようにすると、条件によっては、遅延量を増やしたつもりが逆 に減ってしまうという現象が発生することとなる。
[0097] 例えば、図 4のように第 2のセレクタ 102Bで 2個の遅延素子の出力を選択する構成 の場合、遅延素子 101Cの遅延量と、遅延素子 101Bの遅延量との差の方が、遅延 素子 101Aの遅延量より大きくなる状態の時にこの現象が発生する。この状態の発生 を避けるために、遅延量測定手段 401によって測定する繰り返し信号の周期に一致 する遅延素子 101Aの段数 Pの変動に基づいて、この状態に陥る力否かを推定する
[0098] 具体的には、遅延量測定手段 401によって測定した段数 Pが、所定の範囲内か否 かを確認し、所定の範囲内であれば、先に述べた通りの通常の第 2の選択信号 S10 3による選択を行うが、所定の範囲内でなければ、該第 2の選択信号 S103によって 遅延素子 101Cを選択することを、抑制する。
すなわち、第 2の選択信号 S103 = 0に固定する。
[0099] このようにすることにより、遅延量を増やそうとして逆に減ってしまうという減少を回避 できる。この方法は、可変遅延回路の遅延量を、外部の観測条件で制御するような 場合、その誤差信号を減らそうと制御したが、逆に誤差信号が増えてしまうために制 御が発散、即ち発振してしまうという現象を回避するのに利用することができる。
[0100] なお、以上の説明では、第 2のセレクタ 102Bで選択される遅延素子の遅延量変動 は、補正の対象に入れな力つたが、これを考慮して、より高精度に目標遅延時間を調 整することもできる。その方法の一例を次に示す。
[0101] 先に説明した K個の遅延素子の出力を、第 2のセレクタ 102Bで選択する構成の場 合には、 QR値をそのまま第 2の選択信号 S 103の値とした力 第 2段の遅延素子の 遅延量変動を考慮して、第 2の選択信号 S103の値を補正する。具体的には、次のよ うにする。
[0102] まず、予め通常使用条件において最適と思われる QR値の補正係数 SO (SOは実数 )を求めておく。ここで、この補正係数 SOは計算機シミュレーションで求めてもよいし、 実際の遅延調整回路 (可変遅延回路)の出力を計測して求めてもよいが、実際の遅 延調整回路の出力を計測して求める場合には、個々の遅延調整回路の製造上のバ ラツキをも含めて補正することができる。
[0103] 補正後の QR値である QR，は、補正係数を S (Sは実数）とすると、 QR， =QRX Sの 演算を行い、四捨五入して求めればよい。通常使用条件では、 QR' =QR X SOとな る。次に、遅延量変動を、遅延量測定手段 401の測定結果から推定する。具体的に は、次のように推定する。
[0104] 通常使用条件において、遅延量測定における繰り返し信号の周期に一致する遅延 素子 101Aの段数 Pを求めておき、これを POとする。遅延量変動の補正を行う際に、 遅延量測定における繰り返し信号の周期に一致する遅延素子 101Aの段数を再度 求め、これを P，としたとき〖こ、 S = P，ZPOとして、補正係数を推定する。
[0105] この補正係数 Sの推定結果から、補正後の QR値である QR，は、 QR' =QRX P， ZPOと表せる。この QR，値を、第 2の選択信号 S103の値とすれば、環境変化による 遅延量変動を考慮に入れた、より高精度な目標遅延時間の調整を行うことが可能と なる。
[0106] この方法は、 QR' =QRX P' ZPOにおいて、遅延素子の遅延量に比例する値の 変動量が（P' ZPO)と表せるから、遅延素子 101Aの遅延量に比例する値の変動量 に基づ!/、て、第 2の選択信号 S 103の値を決定して 、ることになる。
[0107] このような本発明の実施の形態 3の可変遅延回路 4000およびその遅延調整方法 によれば、実施の形態 1、あるいは実施の形態 2の可変遅延回路において、さらに、 前記遅延ラインにおける遅延量を測定する遅延量測定手段を備え、前記第 1の遅延 素子の第 1の遅延量に比例する値を、遅延量測定手段によって求め、前記目標遅延 時間を前記第 2の遅延量で割った値に基づいて第 1の選択信号の値を求め、前記目 標遅延時間を前記第 2の遅延量で割った余りの値に基づいて、第 2の選択信号の値 を求めるようにしたので、高速に変化する信号を遅延制御対象にしながら、大きな遅 延調整時間幅と、高い遅延調整分解能を併せ持ち、さらに、電源電圧や周囲温度な どのバラツキ要因により遅延素子の遅延量が変動する際にも、目標遅延時間の変動 を抑制することができる、従来の遅延調整回路およびその遅延調整方法に比し格別 の効果を有する可変遅延回路を得られる効果がある。 産業上の利用可能性
本発明にかかる可変遅延回路、及びその遅延調整方法は、情報処理装置や信号 処理装置において、高速なクロック信号や高速なデータ信号であっても、それらの位 相を高 、分解能で調整して位相ノ ツキや信号スキューを制御することができる。ま た、高い記録レートで記録を行う光ディスク装置などの情報記録装置では、高速に変 化する記録パルスエッジ位置を高精度に調整することが必要になる力 本発明は、こ のような記録パルスエッジ位置の調整にも利用することもでき、有用である。

Claims

請求の範囲
[1] 各々第 1の遅延量を有する複数の第 1の遅延素子が直列に接続されてなる遅延ラ インと、
前記遅延ラインにおける前記複数の第 1の遅延素子の出力のうちのいずれかを第 1の選択信号に応じて選択する第 1の選択回路と、
それぞれ前記第 1の選択回路の出力を入力とし、遅延量が各素子によって異なる 各々の第 2の遅延量を有する複数の第 2の遅延素子と、
前記複数の第 2の遅延素子の出力のいずれかを、第 2の選択信号に応じて選択す る第 2の選択回路とを具備し、
前記遅延ラインに入力信号を入力し、前記入力信号を遅延させる目標遅延時間に 応じて、前記第 1の選択信号および前記第 2の選択信号を与え、前記第 2の選択回 路力 出力される前記入力信号を遅延させた遅延信号を出力信号とする、
ことを特徴とする可変遅延回路。
[2] 請求項 1に記載の可変遅延回路において、
前記複数の第 2の遅延素子は、各々、信号の駆動能力が異なる、
ことを特徴とする可変遅延回路。
[3] 請求項 1に記載の可変遅延回路において、
前記複数の第 2の遅延素子は、各々、閾値電圧が異なる、
ことを特徴とする可変遅延回路。
[4] 請求項 1な 、し請求項 3の 、ずれかに記載の可変遅延回路にぉ 、て、
前記複数の第 2の遅延素子と、各々、異なる電源電圧で動作する、
ことを特徴とする可変遅延回路。
[5] 各々第 1の遅延量を有する複数の第 1の遅延素子が直列に接続されてなる遅延ラ インと、
前記遅延ラインにおける前記複数の第 1の遅延素子の出力のうちのいずれかを第 1の選択信号に応じて選択する第 1の選択回路と、
それぞれ前記第 1の選択回路の出力を入力とし、遅延量が各素子によって異なる 各々の第 2の遅延量を有する複数の第 2の遅延素子と、 前記複数の第 2の遅延素子の出力のいずれかに、その入力が接続された 1つ以上 の負荷素子と、
前記複数の第 2の遅延素子の出力のいずれかを、第 2の選択信号に応じて選択す る第 2の選択回路とを具備し、
前記遅延ラインに入力信号を入力し、前記入力信号を遅延させる目標遅延時間に 応じて、前記第 1の選択信号および前記第 2の選択信号を与え、前記第 2の選択回 路力 出力される前記入力信号を遅延させた遅延信号を出力信号とする、
ことを特徴とする可変遅延回路。
[6] 請求項 5に記載の可変遅延回路において、
前記複数の第 2の遅延素子は、同一構成の遅延素子である、
ことを特徴とする可変遅延回路。
[7] 請求項 5または請求項 6に記載の可変遅延回路において、
前記負荷素子は、コンデンサである、
ことを特徴とする可変遅延回路。
[8] 請求項 5または請求項 6に記載の可変遅延回路において、
前記負荷素子は、 1つ以上の MOSトランジスタ力 構成される素子である、 ことを特徴とする可変遅延回路。
[9] 請求項 1な 、し請求項 8の 、ずれかに記載の可変遅延回路にぉ 、て、
前記第 1の遅延素子、および第 2の遅延素子は、ノ ッファまたは 2段のインバータで ある、
ことを特徴とする可変遅延回路。
[10] 請求項 1または請求項 5に記載の可変遅延回路において、
前記遅延ラインにおける遅延量を測定する遅延量測定手段を、さらに備え、 前記入力信号を遅延させる目標遅延時間と、前記遅延量測定手段の測定結果と に基づいて、前記第 1の選択信号および前記第 2の選択信号を決定する、 ことを特徴とする可変遅延回路。
[11] 請求項 10に記載の可変遅延回路における遅延の調整を行う遅延調整方法であつ て、 前記第 1の遅延素子の前記第 1の遅延量に比例する値を、前記遅延量測定手段 によって求める遅延量測定工程と、
前記目標遅延時間を、前記第 2の遅延量で割った値に基づいて、前記第 1の選択 信号の値を求める工程と、
前記目標遅延時間を、前記第 2の遅延量で割った余りの値に基づいて、前記第 2 の選択信号の値を求める工程とを含む、
ことを特徴とする可変遅延回路の遅延調整方法。
[12] 請求項 11に記載の可変遅延回路の遅延調整方法にお!、て、
前記第 2の選択信号の値を求める工程は、前記目標遅延時間を前記第 2の遅延量 で割った余りの値と、前記第 1の遅延素子の前記第 1の遅延量に比例する値の変動 量とに基づいて、該第 2の選択信号の値を決定する、
ことを特徴とする可変遅延回路の遅延調整方法。
[13] 請求項 11に記載の可変遅延回路の遅延調整方法にお!、て、
前記第 2の選択信号の値を求める工程は、前記目標遅延時間を前記第 2の遅延量 で割った余りの値と、前記第 1の遅延素子の前記第 1の遅延量に比例する値が所定 の範囲内の値か否かの判定結果とに基づいて、該第 2の選択信号の値を決定する、 ことを特徴とする可変遅延回路の遅延調整方法。
[14] 請求項 11に記載の可変遅延回路の遅延調整方法にお!、て、
前記第 2の選択信号の値を求める工程は、前記目標遅延時間を前記第 2の遅延量 で割った余りの値と、前記第 1の遅延素子の前記第 1の遅延量に比例する値の変動 量と、前記第 1の遅延素子の前記第 1の遅延量に比例する値が所定の範囲内の値 か否かの判定結果とに基づいて、該第 2の選択信号の値を決定する、
ことを特徴とする可変遅延回路の遅延調整方法。
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