KR100868014B1 - 듀티 사이클 보정 회로 및 그 제어 방법 - Google Patents
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Abstract
본 발명의 듀티 사이클 보정 회로는, 감지 신호의 제어에 따라 입력 클럭의 하이 레벨 구간을 넓히는 동작을 통해 듀티비를 보정하여 제 1 보정 클럭을 출력하는 제 1 듀티비 보정 수단; 상기 감지 신호의 제어에 따라 입력 클럭의 하이 레벨 구간을 좁히는 동작을 통해 듀티비를 보정하여 제 2 보정 클럭을 출력하는 제 2 듀티비 보정 수단; 상기 감지 신호의 제어에 따라 상기 제 1 보정 클럭 또는 상기 제 2 보정 클럭을 출력 클럭으로서 출력하는 클럭 선택 수단; 및 상기 출력 클럭의 듀티비를 감지하여 상기 감지 신호를 생성하는 듀티비 감지 수단;을 포함하는 것을 특징으로 한다.
듀티 사이클, 논리합, 논리곱
Description
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 제 1 듀티비 보정 수단의 상세 구성도,
도 3은 도 2에 도시한 제 1 제어부의 상세 구성도,
도 4a는 도 2에 도시한 제 1 가변 코스 지연부의 상세 구성도,
도 4b는 도 2에 도시한 제 1 고정 코스 지연부의 상세 구성도,
도 5a는 도 2에 도시한 제 1 가변 파인 지연부의 상세 구성도,
도 5b는 도 2에 도시한 제 1 고정 파인 지연부의 상세 구성도,
도 6은 도 2에 도시한 제 1 듀티비 보정 수단의 동작을 설명하기 위한 타이밍도,
도 7은 도 1에 도시한 제 2 듀티비 보정 수단의 상세 구성도,
도 8은 도 7에 도시한 제 2 듀티비 보정 수단의 동작을 설명하기 위한 타이밍도,
도 9는 도 1에 도시한 클럭 선택 수단의 상세 구성도,
도 10은 도 1에 도시한 듀티비 감지 수단의 상세 구성도,
도 11은 본 발명의 다른 실시예에 따른 듀티 사이클 보정 회로의 구성을 나타낸 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 제 1 듀티비 보정 수단 20 : 제 2 듀티비 보정 수단
30 : 클럭 선택 수단 40 : 듀티비 감지 수단
110 : 제 1 제어부 120 : 제 1 가변 코스 지연부
130 : 제 1 가변 파인 지연부 160 : 논리합 연산부
210 : 제 2 제어부 220 : 제 2 가변 코스 지연부
230 : 제 2 고정 코스 지연부 260 : 논리곱 연산부
본 발명은 듀티 사이클 보정 회로 및 그 제어 방법에 관한 것으로, 보다 상세하게는 보다 정확한 듀티비의 클럭을 생성하는 디지털 타입 듀티 사이클 보정 회로 및 그 제어 방법에 관한 것이다.
일반적으로 반도체 집적 회로에 구비되는 DLL 회로는 내부 클럭이 데이터와 동기되기까지 내부의 지연 요소들에 의한 지연 시간을 보상하기 위하여, 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부 클럭에 대하여 지연 없이 출력될 수 있도록 한다. 즉 DLL 회로는 외부 클럭을 수신하고 일정 시간 위상이 앞서는 내부 클럭을 발생하며, 내부 클럭은 데이터 출 력 버퍼 등의 영역에서 기준 클럭으로 사용된다.
DLL 회로에서 생성되는 내부 클럭은 그 듀티비가 50:50으로 정확히 일치하기가 쉽지 않기 때문에 듀티 사이클 보정 회로를 구비하여 그 듀티비를 일치시키기 위한 동작을 수행한다. 듀티 사이클 보정 회로에는 아날로그 타입과 디지털 타입이 있는데, 일반적으로 아날로그 타입의 듀티 사이클 보정 회로는 디지털 타입에 비해 보다 우수한 성능을 보여 상대적으로 더 정확한 듀티비의 클럭을 생성하나, 듀티 사이클 보정 동작에 드는 시간이 길고 점유 면적이 크며 소모 전류가 많다는 단점을 지닌다. 반면에 디지털 타입의 듀티 사이클 보정 회로는 상대적으로 짧은 동작 시간을 가지고 점유 면적이 작으며 소모 전류가 적으나, 상대적으로 덜 정확한 듀티비의 클럭을 생성한다는 단점을 지닌다.
반도체 집적 회로가 고속화, 고집적화 및 저전력화 구현되어 가는 현재의 추세로 볼 때, 보다 향상된 정확도의 듀티비를 갖는 클럭을 생성하는 디지털 타입의 듀티 사이클 보정 회로를 구현하는 것이 당면한 기술적 과제라 할 수 있겠으나, 이를 구현함에 있어 기술적 한계가 존재해 왔던 것이 지금의 상황이다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 짧은 동작 시간과 작은 점유 면적 및 적은 전류 소모의 장점을 유지하면서, 보다 정확한 듀티비를 갖는 클럭을 출력하는 디지털 타입의 듀티 사이클 보정 회로 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 듀티 사이클 보정 회로는, 감지 신호의 제어에 따라 입력 클럭의 하이 레벨 구간을 넓히는 동작을 통해 듀티비를 보정하여 제 1 보정 클럭을 출력하는 제 1 듀티비 보정 수단; 상기 감지 신호의 제어에 따라 입력 클럭의 하이 레벨 구간을 좁히는 동작을 통해 듀티비를 보정하여 제 2 보정 클럭을 출력하는 제 2 듀티비 보정 수단; 상기 감지 신호의 제어에 따라 상기 제 1 보정 클럭 또는 상기 제 2 보정 클럭을 출력 클럭으로서 출력하는 클럭 선택 수단; 및 상기 출력 클럭의 듀티비를 감지하여 상기 감지 신호를 생성하는 듀티비 감지 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 제 2 실시예에 따른 듀티 사이클 보정 회로는, 입력 클럭의 하이 레벨 구간이 로우 레벨 구간에 비해 좁을 때, 상기 입력 클럭과 상기 입력 클럭을 지연시킨 신호를 논리합하여 제 1 보정 클럭을 생성하는 제 1 듀티비 보정 수단; 상기 입력 클럭의 하이 레벨 구간이 로우 레벨 구간에 비해 넓을 때, 상기 입력 클럭과 상기 입력 클럭을 지연시킨 신호를 논리곱하여 제 2 보정 클럭을 생성하는 제 2 듀티비 보정 수단; 및 출력 클럭의 듀티비에 따라 상기 제 1 보정 클럭 또는 상기 제 2 보정 클럭을 선택적으로 상기 출력 클럭으로서 출력하는 클럭 선택 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 제 3 실시예에 따른 듀티 사이클 보정 회로는, 감지 신호의 전위 레벨이 제 1 레벨일 때 활성화되어, 입력 클럭의 하이 레벨 구간을 넓히는 동작을 통해 듀티비를 보정하여 보정 클럭을 출력하는 제 1 듀티비 보정 수단; 상기 감지 신호의 전위 레벨이 제 2 레벨일 때 활성화되어, 상기 보정 클럭의 하이 레벨 구간을 좁히는 동작을 통해 듀티비를 보정하여 출력 클럭을 출력하는 제 2 듀티비 보정 수단; 및 상기 출력 클럭의 듀티비를 감지하여 상기 감지 신호를 생성하는 듀티비 감지 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 제 4 실시예에 따른 듀티 사이클 보정 회로는, 감지 신호의 전위 레벨이 제 1 레벨일 때 활성화되어, 입력 클럭의 하이 레벨 구간을 좁히는 동작을 통해 듀티비를 보정하여 보정 클럭을 출력하는 제 1 듀티비 보정 수단; 상기 감지 신호의 전위 레벨이 제 2 레벨일 때 활성화되어, 상기 보정 클럭의 하이 레벨 구간을 넓히는 동작을 통해 듀티비를 보정하여 출력 클럭을 출력하는 제 2 듀티비 보정 수단; 및 상기 출력 클럭의 듀티비를 감지하여 상기 감지 신호를 생성하는 듀티비 감지 수단;을 포함하는 것을 특징으로 한다.
한편 본 발명의 제 5 실시예에 따른 듀티 사이클 보정 회로의 제어 방법은, a) 감지 신호의 제어에 따라 입력 클럭의 하이 레벨 구간을 넓히는 동작을 통해 듀티비를 보정하여 제 1 보정 클럭을 출력하는 단계; b) 상기 감지 신호의 제어에 따라 입력 클럭의 하이 레벨 구간을 좁히는 동작을 통해 듀티비를 보정하여 제 2 보정 클럭을 출력하는 단계; c) 상기 감지 신호의 제어에 따라 상기 제 1 보정 클럭 또는 상기 제 2 보정 클럭을 출력 클럭으로서 출력하는 단계; 및 d) 상기 출력 클럭의 듀티비를 감지하여 상기 감지 신호를 생성하는 단계;를 포함하는 것을 특징으로 한다.
또한 본 발명의 제 6 실시예에 따른 듀티 사이클 보정 회로의 제어 방법은, a) 입력 클럭의 하이 레벨 구간이 로우 레벨 구간에 비해 좁을 때, 상기 입력 클럭과 상기 입력 클럭을 지연시킨 신호를 논리합하여 보정 클럭을 생성하는 단계; b) 상기 입력 클럭의 하이 레벨 구간이 로우 레벨 구간에 비해 넓을 때, 상기 보정 클 럭과 상기 보정 클럭을 지연시킨 신호를 논리곱하여 출력 클럭을 생성하는 단계; 및 c) 상기 출력 클럭의 듀티비에 따라 상기 a) 단계 또는 상기 b) 단계를 선택적으로 활성화시키는 단계;를 포함하는 것을 특징으로 한다.
그리고 본 발명의 제 7 실시예에 따른 듀티 사이클 보정 회로의 제어 방법은, a) 입력 클럭의 하이 레벨 구간이 로우 레벨 구간에 비해 넓을 때, 상기 입력 클럭과 상기 입력 클럭을 지연시킨 신호를 논리곱하여 보정 클럭을 생성하는 단계; b) 상기 입력 클럭의 하이 레벨 구간이 로우 레벨 구간에 비해 좁을 때, 상기 보정 클럭과 상기 보정 클럭을 지연시킨 신호를 논리합하여 출력 클럭을 생성하는 단계; 및 c) 상기 출력 클럭의 듀티비에 따라 상기 a) 단계 또는 상기 b) 단계를 선택적으로 활성화시키는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 듀티 사이클 보정 회로는 감지 신호(det)의 제어에 따라 입력 클럭(clk_in)의 하이 레벨 구간을 넓히는 동작을 통해 듀티비를 보정하여 제 1 보정 클럭(crt_clk1)을 출력하는 제 1 듀티비 보정 수단(10), 상기 감지 신호(det)의 제어에 따라 상기 입력 클럭(clk_in)의 하이 레벨 구간을 좁히는 동작을 통해 듀티비를 보정하여 제 2 보정 클럭(crt_clk2)을 출력하는 제 2 듀티비 보 정 수단(20), 상기 감지 신호(det)의 제어에 따라 상기 제 1 보정 클럭(crt_clk1) 또는 상기 제 2 보정 클럭(crt_clk2)을 출력 클럭(clk_out)으로서 출력하는 클럭 선택 수단(30) 및 상기 출력 클럭(clk_out)의 듀티비를 감지하여 상기 감지 신호(det)를 생성하는 듀티비 감지 수단(40)을 포함한다.
상기 듀티비 감지 수단(40)은 그 전위 레벨에 상기 출력 클럭(clk_out)의 듀티비에 대한 정보를 담는 상기 감지 신호(det)를 생성한다. 즉, 예를 들어, 상기 감지 신호(det)의 전위 레벨이 하이 레벨(High Level)이면 상기 제 1 듀티비 보정 수단(10)은 상기 출력 클럭(clk_out)의 하이 레벨 구간이 로우 레벨(Low Level) 구간에 비해 더 좁다는 것을 인지하고, 상기 입력 클럭(clk_in)의 하이 레벨 구간을 넓히는 동작을 통해 상기 제 1 보정 클럭(crt_clk1)을 생성한다. 이 때, 상기 제 2 듀티비 보정 수단(20)은 활성화되지 않는다.
마찬가지로, 상기 감지 신호(det)의 전위 레벨이 로우 레벨이면 상기 제 2 듀티비 보정 수단(20)은 상기 출력 클럭(clk_out)의 하이 레벨 구간이 로우 레벨 구간에 비해 더 넓다는 것을 인지하고, 상기 입력 클럭(clk_in)의 하이 레벨 구간을 좁히는 동작을 통해 상기 제 2 보정 클럭(crt_clk2)을 생성한다. 이 때, 상기 제 1 듀티비 보정 수단(10)은 활성화되지 않는다.
상기 클럭 선택 수단(30) 또한 상기 감지 신호(det)에 의해 상기 출력 클럭(clk_out)의 듀티비 정보를 파악하여, 상기 제 1 듀티비 보정 수단(10)이 활성화되면 상기 제 1 보정 클럭(crt_clk1)을 상기 출력 클럭(clk_out)으로서 출력하고, 상기 제 2 듀티비 보정 수단(20)이 활성화되면 상기 제 2 보정 클럭(crt_clk2)을 상기 출력 클럭(clk_out)으로서 출력한다.
도 2는 도 1에 도시한 제 1 듀티비 보정 수단의 상세 구성도이다.
도시한 바와 같이, 상기 제 1 듀티비 보정 수단(10)은 상기 감지 신호(det)를 입력 받고 제 1 코스(Coarse) 상태 신호(crsstt1) 및 제 1 파인(Fine) 상태 신호(finstt1)에 응답하여 m 개의 제 1 코스 제어 신호(crscnt1<1:m>)와 n 개의 제 1 파인 제어 신호(fincnt1<1:n>)를 생성하는 제 1 제어부(110), 상기 m 개의 제 1 코스 제어 신호(crscnt1<1:m>)의 제어에 따라 상기 입력 클럭(clk_in)을 코스 지연시켜 제 1 가변 코스 지연 클럭(vcd_clk1)과 제 2 가변 코스 지연 클럭(vcd_clk2)을 출력하고, 상기 제 1 코스 상태 신호(crsstt1)를 출력하는 제 1 가변 코스 지연부(120), 상기 n 개의 제 1 파인 제어 신호(fincnt1<1:n>)의 제어에 따라 상기 제 1 가변 코스 지연 클럭(vcd_clk1) 및 상기 제 2 가변 코스 지연 클럭(vcd_clk2)으로부터 제 1 가변 파인 지연 클럭(vfd_clk1)을 출력하고, 상기 제 1 파인 상태 신호(finstt1)를 출력하는 제 1 가변 파인 지연부(130), 상기 입력 클럭(clk_in)을 고정적인 값으로 코스 지연시켜 제 1 고정 코스 지연 클럭(fcd_clk1) 및 제 2 고정 코스 지연 클럭(fcd_clk2)을 출력하는 제 1 고정 코스 지연부(140), 상기 제 1 고정 코스 지연 클럭(fcd_clk1) 및 상기 제 2 고정 코스 지연 클럭(fcd_clk2)으로부터 제 1 고정 파인 지연 클럭(ffd_clk1)을 출력하는 제 1 고정 파인 지연부(150) 및 상기 제 1 가변 파인 지연 클럭(vfd_clk1)과 상기 제 1 고정 파인 지연 클럭(ffd_clk1)을 논리합 연산하여 상기 제 1 보정 클럭(crt_clk1)을 출력하는 논리합 연산부(160)를 포함한다.
상기 제 1 코스 상태 신호(crsstt1)는 상기 제 1 가변 코스 지연부(120)가 상기 입력 클럭(clk_in)에 대해 부여하는 지연량에 대한 한계치를 정의하는 신호이다. 그리고 상기 제 1 파인 상태 신호(finstt1)는 상기 제 1 가변 파인 지연부(130)가 상기 제 1 가변 코스 지연 클럭(vcd_clk1) 및 상기 제 2 가변 코스 지연 클럭(vcd_clk2)에 부여하는 지연량에 대한 한계치를 정의하는 신호이다. 즉, 상기 제 1 제어부(110)는 상기 제 1 코스 상태 신호(crsstt1) 및 상기 제 1 파인 상태 신호(finstt1)가 인에이블 될 때까지 상기 입력 클럭(clk_in)에 대한 지연을 지시하며, 상기 제 1 코스 상태 신호(crsstt1)와 상기 제 1 파인 상태 신호(finstt1)는 상기 제 1 보정 클럭(crt_clk1)의 듀티비를 50%로 만들기 위한 상기 제 1 가변 코스 지연부(120)와 상기 제 1 가변 파인 지연부(130)의 지연 한계치를 미리 설정한다.
상기 제 1 듀티비 보정 수단(10)의 동작 초기에 상기 제 1 가변 코스 지연부(120)와 상기 제 1 고정 코스 지연부(140)는 같은 양의 지연값을 갖는다. 그리고 상기 제 1 가변 코스 지연 클럭(vcd_clk1)과 상기 제 2 가변 코스 지연 클럭(vcd_clk2)은 하나의 단위 지연기에 해당하는 만큼의 타이밍 차이를 가지며, 마찬가지로 상기 제 1 고정 코스 지연 클럭(fcd_clk1)과 상기 제 2 고정 코스 지연 클럭(fcd_clk2) 또한 하나의 단위 지연기에 해당하는 만큼의 타이밍 차이를 갖는다. 이 때 상기 제 1 가변 파인 지연부(130)와 상기 제 1 고정 파인 지연부(150) 또한 같은 양의 지연값을 가지며, 이에 따라 상기 제 1 가변 파인 지연 클럭(vfd_clk1)과 상기 제 1 고정 파인 지연 클럭(ffd_clk1)은 같은 타이밍에 토글하 게 된다.
그러나 상기 제 1 듀티비 보정 수단(10)이 동작을 시작하고 상기 감지 신호(det)가 하이 레벨이 되면, 상기 제 1 가변 코스 지연부(120)는 상기 m 개의 제 1 코스 제어 신호(crscnt1<1:m>)의 제어에 따라 상기 입력 클럭(clk_in)을 소정 시간 지연시켜 상기 제 1 가변 코스 지연 클럭(vcd_clk1) 및 상기 제 2 가변 코스 지연 클럭(vcd_clk2)을 생성한다. 이후, 상기 제 1 가변 파인 지연부(130)는 상기 n 개의 제 1 파인 제어 신호(fincnt1<1:n>)의 제어에 따라 상기 제 1 가변 코스 지연 클럭(vcd_clk1) 및 상기 제 2 가변 코스 지연 클럭(vcd_clk2)으로부터 상기 제 1 가변 파인 지연 클럭(vfd_clk1)을 생성한다. 따라서 상기 제 1 가변 파인 지연 클럭(vfd_clk1)은 상기 제 1 고정 파인 지연 클럭(ffd_clk1)에 비해 더 지연된 상태가 된다. 상기 논리합 연산부(160)는 이와 같은 상태의 상기 제 1 가변 파인 지연 클럭(vfd_clk1)과 상기 제 1 고정 파인 지연 클럭(ffd_clk1)을 논리합함으로써 상기 입력 클럭(clk_in)에 비해 넓은 하이 레벨 구간을 갖는 상기 제 1 보정 클럭(crt_clk1)을 생성한다.
도 3은 도 2에 도시한 제 1 제어부의 상세 구성도이다.
상기 제 1 제어부(110)는 상기 감지 신호(det) 및 상기 제 1 코스 상태 신호(crsstt1)에 응답하여 코스 지연 종료 신호(crsdend) 및 상기 m 개의 제 1 코스 제어 신호(crscnt1<1:m>)를 생성하는 제 1 코스 제어부(112), 상기 감지 신호(det), 상기 코스 지연 종료 신호(crsdend) 및 상기 제 1 파인 상태 신호(finstt1)에 응답하여 카운트 인에이블 신호(cnten)를 생성하는 제 1 파인 제어 부(114) 및 상기 카운트 인에이블 신호(cnten)에 응답하여 상기 n 개의 제 1 파인 제어 신호(fincnt1<1:n>)를 생성하는 제 1 파인 카운터(116)를 포함한다.
이와 같은 구성에 의해 상기 제 1 코스 제어부(112)는 상기 감지 신호(det)가 하이 레벨이면 상기 m 개의 제 1 코스 제어 신호(crscnt1<1:m>)를 생성한다. 상기 m 개의 제 1 코스 제어 신호(crscnt1<1:m>)는 이후 상기 제 1 가변 코스 지연부(120)에 전달되어 상기 입력 클럭(clk_in)에 대한 지연량을 순차적으로 증가시키는 기능을 수행한다. 이후 상기 제 1 코스 제어부(112)는 상기 제 1 코스 상태 신호(crsstt1)가 인에이블 되면 상기 m 개의 제 1 코스 제어 신호(crscnt1<1:m>)의 논리값을 고정시키고, 상기 코스 지연 종료 신호(crsdend)를 인에이블 시킨다.
상기 제 1 파인 제어부(114)는 상기 감지 신호(det)가 여전히 하이 레벨일 때, 상기 코스 지연 종료 신호(crsdend)가 인에이블 되면 상기 카운트 인에이블 신호(cnten)를 인에이블 시킨다. 상기 카운트 인에이블 신호(cnten)가 인에이블 됨에 따라 상기 제 1 파인 카운터(116)는 상기 n 개의 제 1 파인 제어 신호(fincnt1<1:n>)의 논리값을 변경하여 상기 제 1 가변 파인 지연부(130)가 상기 제 1 가변 코스 지연 클럭(vcd_clk1)과 상기 제 2 가변 코스 지연 클럭(vcd_clk2)에 부여하는 지연값을 제어한다. 이후 상기 제 1 파인 제어부(114)는 상기 제 1 파인 상태 신호(finstt1)가 인에이블 되면 상기 카운트 인에이블 신호(cnten)를 디스에이블 시키고, 이에 따라 상기 n 개의 제 1 파인 제어 신호(fincnt1<1:n>)의 논리값은 고정된다.
앞서 언급하였듯이, 상기 감지 신호(det)는 상기 출력 클럭(clk_out)의 듀티 비가 50%를 넘는지 여부에 따라 그 전위 레벨이 결정되는 신호이다. 상기 제 1 제어부(110)는 상기 출력 클럭(clk_out)의 듀티 상태가 변경되어 상기 감지 신호(det)의 전위가 로우 레벨로 천이하면, 상술한 모든 동작을 중지한다.
도 4a는 도 2에 도시한 제 1 가변 코스 지연부의 상세 구성도이고, 도 4b는 도 2에 도시한 제 1 고정 코스 지연부의 상세 구성도이다.
도 4a에 도시한 상기 제 1 가변 코스 지연부(120)는 k 개의 제 1 단위 지연 제어 신호(udcnt1<1:k>)의 제어에 따라 상기 입력 클럭(clk_in)을 지연시켜 상기 제 1 가변 코스 지연 클럭(vcd_clk1)을 출력하는 제 1 단위 지연부(122), k 개의 제 2 단위 지연 제어 신호(udcnt2<1:k>)의 제어에 따라 상기 입력 클럭(clk_in)을 지연시켜 상기 제 2 가변 코스 지연 클럭(vcd_clk2)을 출력하는 제 2 단위 지연부(124) 및 상기 m 개의 제 1 코스 제어 신호(crscnt1<1:m>)의 입력에 대응하여 상기 k 개의 제 1 단위 지연 제어 신호(udcnt1<1:k>) 중 어느 하나를 인에이블 시키고, 상기 k 개의 제 2 단위 지연 제어 신호(udcnt2<1:k>) 중 어느 하나를 인에이블 시키는 단위 지연 제어부(126)를 포함한다.
상기 제 1 단위 지연부(122)와 상기 제 2 단위 지연부(124)는 각각 복수 개의 단위 지연기를 구비하며, 상기 k 개의 제 1 단위 지연 제어 신호(udcnt1<1:k>)와 상기 k 개의 제 2 단위 지연 제어 신호(udcnt2<1:k>)에 대응하여 상기 입력 클럭(clk_in)에 각각의 지연 시간을 부여하고 상기 제 1 가변 코스 지연 클럭(vcd_clk1)과 상기 제 2 가변 코스 지연 클럭(vcd_clk2)을 출력한다. 이 때, 상기 k 개의 제 1 단위 지연 제어 신호(udcnt1<1:k>)와 상기 k 개의 제 2 단위 지연 제어 신호(udcnt2<1:k>)는 상기 제 1 가변 코스 지연 클럭(vcd_clk1)과 상기 제 2 가변 코스 지연 클럭(vcd_clk2)이 하나의 단위 지연기에 해당하는 타이밍 차이가 나도록 제어된다.
상기 단위 지연 제어부(126)는 상기 m 개의 제 1 코스 제어 신호(crscnt1<1:m>)에 응답하여 상기 k 개의 제 1 단위 지연 제어 신호(udcnt1<1:k>) 중 어느 하나와 상기 k 개의 제 2 단위 지연 제어 신호(udcnt2<1:k>) 중 어느 하나를 인에이블 시킨다. 이 때, 상기 k 개의 제 1 단위 지연 제어 신호(udcnt1<1:k>)와 상기 k 개의 제 2 단위 지연 제어 신호(udcnt2<1:k>) 중 상기 입력 클럭(clk_in)의 입력단에 가까운 단위 지연기에 입력되는 신호가 인에이블 될수록 상기 입력 클럭(clk_in)에 더 많은 지연 시간이 부여된다.
상기 k 개의 제 1 단위 지연 제어 신호(udcnt1<1:k>)와 상기 k 개의 제 2 단위 지연 제어 신호(udcnt2<1:k>) 중 어느 하나의 신호는 상기 제 1 코스 상태 신호(crsstt1)로 설정되며, 상기 제 1 가변 코스 지연부(120)가 상기 입력 클럭(clk_in)에 부여하는 지연 시간의 한계치에 도달했는지 여부를 상기 제 1 제어부(110)에 알리는 기능을 한다. 여기에서는 i 번째의 제 1 단위 지연 제어 신호(udcnt1<i>)가 상기 제 1 코스 상태 신호(crsstt1)로 설정된 것을 예로써 도시하였다.
도 4b에 도시한 상기 제 1 고정 코스 지연부(140)는 상기 입력 클럭(clk_in)을 소정 시간 지연시켜 상기 제 1 고정 코스 지연 클럭(fcd_clk1)을 출력하는 제 3 단위 지연부(142) 및 상기 입력 클럭(clk_in)을 소정 시간 지연시켜 상기 제 2 고 정 코스 지연 클럭(fcd_clk2)을 출력하는 제 4 단위 지연부(144)를 포함한다.
상기 제 1 가변 코스 지연부(120)와는 달리, 상기 제 1 고정 코스 지연부(140)의 상기 제 3 단위 지연부(142) 및 상기 제 4 단위 지연부(144)에 구비된 각 단위 지연기에는 단위 지연 제어 신호 대신 외부 공급전원(VDD)이 공급된다. 이에 따라 상기 제 3 단위 지연부(142) 및 상기 제 4 단위 지연부(144)는 각각 상기 입력 클럭(clk_in)에 고정적인 지연 시간을 부여한다. 이를 통해 출력되는 상기 제 1 고정 코스 지연 클럭(fcd_clk1) 및 상기 제 2 고정 코스 지연 클럭(fcd_clk2)은 하나의 단위 지연기에 해당하는 만큼의 타이밍 차이를 갖는다.
도 5a는 도 2에 도시한 제 1 가변 파인 지연부의 상세 구성도이고, 도 5b는 도 2에 도시한 제 1 고정 파인 지연부의 상세 구성도이다.
도시한 바와 같이, 상기 제 1 가변 파인 지연부(130)는 상기 n 개의 제 1 파인 제어 신호(fincnt1<1:n>)의 제어에 따라 상기 제 1 가변 코스 지연 클럭(vcd_clk1)을 구동하여 제 1 노드(N1)에 전달하는 제 1 구동부(132), 반전된 상기 n 개의 제 1 파인 제어 신호(/fincnt1<1:n>)의 제어에 따라 상기 제 2 가변 코스 지연 클럭(vcd_clk2)을 구동하여 상기 제 2 노드(N2)에 전달하는 제 2 구동부(156) 및 상기 제 1 노드(N1)에 인가되는 신호를 구동하여 상기 제 1 가변 파인 지연 클럭(vfd_clk1)을 출력하는 제 3 구동부(136)를 포함한다.
여기에서 상기 제 1 구동부(132)는 입력단에 상기 제 1 가변 코스 지연 클럭(vcd_clk1)을 각각 입력 받고, 제어단에 상기 n 개의 제 1 파인 제어 신호(fincnt1<1:n>)를 한 개씩 입력 받는 n 개의 드라이버(DRV<1:n>)를 포함한다.
그리고 상기 제 2 구동부(134)는 입력단에 상기 제 2 가변 코스 지연 클럭(vcd_clk2)을 각각 입력 받고, 제어단에 상기 반전된 n 개의 제 1 파인 제어 신호(/fincnt1<1:n>)를 한 개씩 입력 받는 n 개의 드라이버(DRV<1:n>)를 포함한다.
또한 상기 제 3 구동부(136)는 상기 제 1 노드(N1)에 인가되는 신호를 구동하는 한 개의 드라이버(DRV)를 포함한다.
상기 제 1 가변 파인 지연부(130)의 동작 초기시, 상기 n 개의 제 1 파인 제어 신호(fincnt1<1:n>)는 모두 하이 레벨이 되고, 상기 반전된 n 개의 제 1 파인 제어 신호(fincnt1<1:n>)는 모두 로우 레벨이 된다. 따라서 상기 제 1 구동부(132)의 n 개의 드라이버(DRV<1:n>)가 활성화됨에 따라 상기 제 1 가변 코스 지연 클럭(vcd_clk1)이 구동되어 상기 제 1 노드(N1)에 전달된다. 이 때, 상기 제 2 구동부(134)의 n 개의 드라이버(DRV<1:n>)는 활성화되지 않으며, 상기 제 2 가변 코스 지연 클럭(vcd_clk2)은 구동되지 않는다.
이후 상기 제 1 가변 파인 지연부(130)가 상기 n 개의 제 1 파인 제어 신호(fincnt1<1:n>)의 지시에 따라 지연 동작을 수행하게 되면, 상기 n 개의 제 1 파인 제어 신호(fincnt1<1:n>)에 포함되는 하이 신호의 개수는 순차적으로 감소하게 되고, 이에 따라 상기 제 1 구동부(132)와 상기 제 2 구동부(134)의 구동력이 변화하게 된다. 이러한 동작에 의해 상기 제 1 노드(N1)에 인가되는 신호의 토글(Toggle) 타이밍이 변화하게 되고, 상기 제 1 가변 파인 지연 클럭(vfd_clk1)의 타이밍 또한 제어된다.
여기에서 상기 제 1 구동부(132)의 출력 신호와 상기 제 2 구동부(134)의 출 력 신호 중 어느 하나의 출력 신호는 상기 제 1 파인 상태 신호(finstt1)로서 활용된다. 이는 상기 제 1 가변 파인 지연부(130)로부터 출력되는 상기 제 1 가변 파인 지연 클럭(vfd_clk1)의 토글 타이밍이 기 설정된 만큼 지연되었는지를 상기 제 1 제어부(110)에 알리기 위해, 상기 제 1 구동부(132)의 상기 n 개의 드라이버(DRV<1:n>)와 상기 제 2 구동부(134)의 상기 n 개의 드라이버(DRV<1:n>) 중 기 설정된 어느 하나의 상태 변화를 이용하는 것이며, 여기에서는 상기 제 1 구동부(132)의 i 번째 드라이버(DRV<i>)를 이용하는 것을 예로 들어 나타내었다.
도 6은 도 2에 도시한 제 1 듀티비 보정 수단의 동작을 설명하기 위한 타이밍도이다.
도면에는 상기 제 1 듀티비 보정 수단(10)이 활성화되는 경우에 입력되는 상기 제 1 고정 파인 지연 클럭(ffd_clk1), 상기 제 1 가변 파인 지연 클럭(vfd_clk1) 및 상기 제 1 보정 클럭(crt_clk1)이 도시되어 있다.
상기 제 1 듀티비 보정 수단(10)이 활성화되는 경우는 상기 입력 클럭(clk_in)의 하이 구간이 로우 구간에 비해 좁은 경우이다. 상기 제 1 가변 코스 지연부(120)와 상기 제 1 가변 파인 지연부(130)를 통해 생성되는 상기 제 1 가변 파인 지연 클럭(vfd_clk1)은 상기 m 개의 제 1 코스 제어 신호(crscnt1<1:m>)와 상기 n 개의 제 1 파인 제어 신호(fincnt1<1:n>)에 의해 상기 제 1 고정 파인 지연 클럭(ffd_clk1)보다 더 지연된 형태가 된다. 상기 제 1 가변 파인 지연 클럭(vfd_clk1)은 상기 제 1 코스 상태 신호(crsstt1)와 상기 제 1 파인 상태 신호(finstt1)가 인에이블 될 때까지 지연된다.
이후 상기 논리합 연산부(160)는 상기 제 1 고정 파인 지연 클럭(ffd_clk1)과 상기 제 1 가변 파인 지연 클럭(vfd_clk1)을 논리합하여 상기 제 1 보정 클럭(crt_clk1)을 생성한다. 즉, 상기 입력 클럭(clk_in)의 하이 구간이 로우 구간에 비해 좁으면 상기 입력 클럭(clk_in)으로부터 일정 시간 지연된 클럭과 이를 더 지연시킨 클럭을 논리합함으로써 듀티비가 50%에 가까운 클럭을 생성할 수 있게 되는 것이다.
도 7은 도 1에 도시한 제 2 듀티비 보정 수단의 상세 구성도이다.
상기 제 2 듀티비 보정 수단(20)은 상기 감지 신호(det)를 입력 받고 제 2 코스 상태 신호(crsstt2) 및 제 2 파인 상태 신호(finstt2)에 응답하여 m 개의 제 2 코스 제어 신호(crscnt2<1:m>)와 n 개의 제 2 파인 제어 신호(fincnt2<1:n>)를 생성하는 제 2 제어부(210), 상기 m 개의 제 2 코스 제어 신호(crscnt2<1:m>)의 제어에 따라 상기 입력 클럭(clk_in)을 코스 지연시켜 제 3 가변 코스 지연 클럭(vcd_clk3)과 제 4 가변 코스 지연 클럭(vcd_clk4)을 출력하고, 상기 제 2 코스 상태 신호(crsstt2)를 출력하는 제 2 가변 코스 지연부(220), 상기 n 개의 제 2 파인 제어 신호(fincnt2<1:n>)의 제어에 따라 상기 제 3 가변 코스 지연 클럭(vcd_clk3) 및 상기 제 4 가변 코스 지연 클럭(vcd_clk4)으로부터 제 2 가변 파인 지연 클럭(vfd_clk2)을 출력하고, 상기 제 2 파인 상태 신호(finstt2)를 출력하는 제 2 가변 파인 지연부(230), 상기 입력 클럭(clk_in)을 고정적인 값으로 코스 지연시켜 제 3 고정 코스 지연 클럭(fcd_clk3) 및 제 4 고정 코스 지연 클럭(fcd_clk4)을 출력하는 제 2 고정 코스 지연부(240), 상기 제 3 고정 코스 지연 클럭(fcd_clk3) 및 상기 제 4 고정 코스 지연 클럭(fcd_clk4)으로부터 제 2 고정 파인 지연 클럭(ffd_clk2)을 출력하는 제 2 고정 파인 지연부(250) 및 상기 제 2 가변 파인 지연 클럭(vfd_clk2)과 상기 제 2 고정 파인 지연 클럭(ffd_clk2)을 논리곱 연산하여 상기 제 2 보정 클럭(crt_clk2)을 출력하는 논리곱 연산부(260)를 포함한다.
상기 제 2 듀티비 보정 수단(20)의 상기 제 2 제어부(210), 상기 제 2 가변 코스 지연부(220), 상기 제 2 가변 파인 지연부(230), 상기 제 2 고정 코스 지연부(240) 및 상기 제 2 고정 파인 지연부(250)는 상기 제 1 듀티비 보정 수단(10)의 상기 제 1 제어부(110), 상기 제 1 가변 코스 지연부(120), 상기 제 1 가변 파인 지연부(130), 상기 제 1 고정 코스 지연부(140) 및 상기 제 1 고정 파인 지연부(150)와 각각 유사하게 구성된다. 단, 상기 제 2 가변 코스 지연부(220) 및 상기 제 2 가변 파인 지연부(230)는 상기 입력 클럭(clk_in)보다 위상이 앞선 상기 제 2 가변 파인 지연 클럭(vfd_clk2)을 생성하기 위한 동작을 수행한다는 점이 상이할 뿐이다. 아울러, 상기 제 2 듀티비 보정 수단(20)은 상기 논리곱 연산부(260)를 구비하여 상기 제 2 가변 파인 지연 클럭(vfd_clk2)과 상기 제 2 고정 파인 지연 클럭(ffd_clk2)을 논리곱하여 상기 제 2 보정 클럭(crt_clk2)을 생성한다는 점 또한 상기 제 1 듀티비 보정 수단(10)과 다른 점이다.
도 8은 도 7에 도시한 제 2 듀티비 보정 수단의 동작을 설명하기 위한 타이밍도이다.
도면에는 상기 제 2 듀티비 보정 수단(20)이 활성화되는 경우에 입력되는 상 기 제 2 고정 파인 지연 클럭(ffd_clk2), 상기 제 2 가변 파인 지연 클럭(vfd_clk2) 및 상기 제 2 보정 클럭(crt_clk2)이 도시되어 있다.
상기 제 2 듀티비 보정 수단(20)이 활성화되는 경우는 상기 입력 클럭(clk_in)의 하이 구간이 로우 구간에 비해 넓은 경우이다. 상기 제 2 가변 코스 지연부(220)와 상기 제 2 가변 파인 지연부(230)를 통해 생성되는 상기 제 2 가변 파인 지연 클럭(vfd_clk2)은 상기 m 개의 제 2 코스 제어 신호(crscnt2<1:m>)와 상기 n 개의 제 2 파인 제어 신호(fincnt2<1:n>)에 의해 상기 제 2 고정 파인 지연 클럭(ffd_clk2)보다 위상이 앞선 형태가 된다. 상기 제 2 가변 파인 지연 클럭(vfd_clk2)은 상기 제 2 코스 상태 신호(crsstt2)와 상기 제 2 파인 상태 신호(finstt2)가 인에이블 될 때까지 위상이 앞당겨진다.
이후 상기 논리곱 연산부(260)는 상기 제 2 고정 파인 지연 클럭(ffd_clk2)과 상기 제 2 가변 파인 지연 클럭(vfd_clk2)을 논리곱하여 상기 제 2 보정 클럭(crt_clk2)을 생성한다. 즉, 상기 입력 클럭(clk_in)의 하이 구간이 로우 구간에 비해 넓으면 상기 입력 클럭(clk_in)으로부터 일정 시간 지연된 클럭과 이보다 위상이 앞서는 클럭을 논리곱함으로써 듀티비가 50%에 가까운 클럭을 생성할 수 있게 되는 것이다.
도 9는 도 1에 도시한 클럭 선택 수단의 상세 구성도이다.
상기 클럭 선택 수단(30)은 리셋 신호(rst)에 응답하여 상기 감지 신호(det)의 전위를 제어하는 리셋부(310), 상기 제 1 보정 클럭(crt_clk1)과 상기 리셋부(310)로부터 전달되는 감지 신호(det)를 입력 받는 제 1 낸드게이트(ND1), 상기 리셋부(310)로부터 전달되는 감지 신호(det)를 입력 받는 인버터(IV), 상기 인버터(IV)의 출력 신호와 상기 제 2 보정 클럭(crt_clk2)을 입력 받는 제 2 낸드게이트(ND2) 및 상기 제 1 낸드게이트(ND1)의 출력 신호와 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받아 상기 출력 클럭(clk_out)을 출력하는 제 3 낸드게이트(ND3)를 포함한다.
이와 같은 구성에 의해, 상기 감지 신호(det)의 전위가 하이 레벨이면 상기 제 1 보정 클럭(crt_clk1)이 상기 출력 클럭(clk_out)으로서 출력되고, 상기 감지 신호(det)의 전위가 로우 레벨이면 상기 제 2 보정 클럭(crt_clk2)이 상기 출력 클럭(clk_out)으로서 출력된다.
상기 리셋부(310)는 상기 리셋 신호(rst)에 응답하여 상기 감지 신호(det)의 전위 레벨을 바꾸는 기능을 수행하며, 상기 리셋 신호(rst)는 상기 제 1 코스 상태 신호(crsstt1), 상기 제 1 파인 상태 신호(finstt1), 상기 제 2 코스 상태 신호(crsstt2) 및 상기 제 2 파인 상태 신호(finstt2) 중 임의의 신호를 조합하여 구현할 수 있으며, 상기 감지 신호(det)의 전위 레벨을 제어하고자 하는 타이밍에 인에이블 되는 신호이다.
도 10은 도 1에 도시한 듀티비 감지 수단의 상세 구성도이다.
도시한 바와 같이, 상기 듀티비 감지 수단(40)은 상기 출력 클럭(clk_out)의 듀티비를 감지하여 하이 감지 신호(hdet)와 로우 감지 신호(ldet)를 생성하는 듀티비 감지부(410) 및 상기 하이 감지 신호(hdet)와 상기 로우 감지 신호(ldet)를 차동 증폭하여 상기 감지 신호(det)를 출력하는 증폭부(420)를 포함한다.
상기 듀티비 감지부(410)는 일반적인 듀티 어큐뮬레이터(Duty Accumulator)를 이용하여 구현할 수 있다. 상기 듀티비 감지부(410)는 상기 출력 클럭(clk_out)의 하이 구간이 로우 구간에 비해 넓으면 상기 하이 감지 신호(hdet)의 전위 레벨이 상기 로우 감지 신호(ldet)의 전위 레벨에 비해 높게 하여 출력한다. 또한 상기 출력 클럭(clk_out)의 하이 구간이 로우 구간에 비해 좁으면 상기 로우 감지 신호(ldet)의 전위 레벨이 상기 하이 감지 신호(hdet)의 전위 레벨에 비해 높게 하여 출력한다.
상기 증폭부(420)는 일반적인 차동 증폭기로 구현 가능하며, 예를 들어, 상기 로우 감지 신호(ldet)의 전위 레벨이 상기 하이 감지 신호(hdet)의 전위 레벨보다 높으면 하이 레벨의 상기 감지 신호(det)를 출력하고, 상기 하이 감지 신호(hdet)의 전위 레벨이 상기 로우 감지 신호(ldet)의 전위 레벨보다 높으면 로우 레벨의 상기 감지 신호(det)를 출력한다.
상술한 바와 같이, 본 발명에 따른 듀티 사이클 보정 회로는 입력 클럭의 하이 구간이 로우 구간에 비해 좁으면 입력 클럭을 소정 시간 지연시킨 후 지연된 클럭과 입력 클럭을 논리합하여 보정 클럭을 생성하고, 입력 클럭의 하이 구간이 로우 구간에 비해 넓으면 입력 클럭의 위상을 앞당긴 후 위상이 앞당겨진 클럭과 입력 클럭을 논리곱하여 보정 클럭을 생성한다. 이러한 과정을 통해 생성된 클럭들은 입력 클럭에 대한 듀티비 감지 결과에 따라 선택적으로 출력된다.
따라서 본 발명으로 인해 구현되는 디지털 타입의 듀티 사이클 보정 회로는 짧은 동작 시간과 작은 점유 면적 및 적은 전류 소모의 장점을 유지하면서, 보다 정확한 듀티비를 갖는 클럭을 출력할 수 있게 된다.
도 11은 본 발명의 다른 실시예에 따른 듀티 사이클 보정 회로의 구성을 나타낸 블록도이다.
본 실시예에서의 듀티 사이클 보정 회로는, 상기 제 1 듀티비 보정 수단(10)과 상기 제 2 듀티비 보정 수단(20)이 직렬로 배치되고, 상기 듀티비 감지 수단(40)은 상기 제 2 듀티비 보정 수단(20)에서 출력되는 출력 클럭(clk_out)의 듀티비를 감지하여 상기 제 1 듀티비 보정 수단(10) 또는 상기 제 2 듀티비 보정 수단(20)을 선택적으로 활성화시킨다.
만약, 상기 출력 클럭(clk_out)의 하이 레벨 구간이 로우 레벨 구간에 비해 좁으면 상기 듀티비 감지 수단(40)은 하이 레벨의 감지 신호(det)를 생성하고, 이에 따라 상기 제 1 듀티비 보정 수단(10)이 활성화되어 상기 입력 클럭(clk_in)의 하이 구간을 넓히는 동작을 통해 듀티비가 보정된 보정 클럭(crt_clk)을 생성한다. 이 때, 상기 제 2 듀티비 보정 수단(20)은 활성화되지 않으므로, 상기 보정 클럭(crt_clk)이 상기 출력 클럭(clk_out)으로서 출력된다.
반면에, 상기 출력 클럭(clk_out)의 하이 레벨 구간이 로우 레벨 구간에 비해 넓으면 상기 듀티비 감지 수단(40)은 로우 레벨의 감지 신호(det)를 생성하고, 이에 따라 상기 제 2 듀티비 보정 수단(20)이 활성화되어 상기 보정 클럭(crt_clk)의 하이 구간을 좁히는 동작을 통해 듀티비가 보정된 상기 출력 클럭(clk_out)을 생성한다. 이 때, 상기 제 1 듀티비 보정 수단(10)은 활성화되지 않으므로, 상기 보정 클럭(crt_clk)은 상기 입력 클럭(clk_in)에 대해 듀티비가 보정되지 않은 형 태이다.
여기에서는 상기 제 1 듀티비 보정 수단(10)이 상기 제 2 듀티비 보정 수단(20) 앞에 배치되는 것을 예로 들어 나타내었지만, 상기 제 1 듀티비 보정 수단(10)과 상기 제 2 듀티비 보정 수단(20)의 위치를 바꾸어 배치하는 것도 용이하게 구현 가능하며, 그 또한 본 발명의 범주에 속하는 것으로 보아야 한다.
본 실시예의 듀티비 보정 회로에서는 상기 제 1 듀티비 보정 수단(10)과 상기 제 2 듀티비 보정 수단(20)이 직렬로 배치되므로, 각각의 출력 클럭을 선택하기 위한 회로 구성이 필요 없게 되어 추가적으로 면적 마진이 향상되는 이득을 취할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 듀티 사이클 보정 회로 및 그 제어 방법은, 짧은 동작 시간과 작은 점유 면적 및 적은 전류 소모의 장점을 유지하면서, 보다 정확한 듀티비를 갖는 클럭을 출력하는 효과가 있다.
Claims (61)
- 감지 신호의 제어에 따라 입력 클럭의 하이 레벨 구간을 넓히는 동작을 통해 듀티비를 보정하여 제 1 보정 클럭을 출력하는 제 1 듀티비 보정 수단;상기 감지 신호의 제어에 따라 입력 클럭의 하이 레벨 구간을 좁히는 동작을 통해 듀티비를 보정하여 제 2 보정 클럭을 출력하는 제 2 듀티비 보정 수단;상기 감지 신호의 제어에 따라 상기 제 1 보정 클럭 또는 상기 제 2 보정 클럭을 출력 클럭으로서 출력하는 클럭 선택 수단; 및상기 출력 클럭의 듀티비를 감지하여 상기 감지 신호를 생성하는 듀티비 감지 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서,상기 제 1 듀티비 보정 수단은 상기 입력 클럭을 지연시켜 고정 파인 지연 클럭과 가변 파인 지연 클럭을 생성하고, 상기 고정 파인 지연 클럭과 상기 가변 파인 지연 클럭을 논리합하여 상기 제 1 보정 클럭을 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 2 항에 있어서,상기 제 1 듀티비 보정 수단은,상기 감지 신호를 입력 받고 코스 상태 신호 및 파인 상태 신호에 응답하여 코스 제어 신호와 복수 개의 파인 제어 신호를 생성하는 제어부;상기 코스 제어 신호의 제어에 따라 상기 입력 클럭을 코스 지연시켜 제 1 가변 코스 지연 클럭과 제 2 가변 코스 지연 클럭을 출력하고, 상기 코스 상태 신호를 출력하는 가변 코스 지연부;상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 1 가변 코스 지연 클럭 및 상기 제 2 가변 코스 지연 클럭으로부터 가변 파인 지연 클럭을 출력하고, 상기 파인 상태 신호를 출력하는 가변 파인 지연부;상기 입력 클럭을 고정적인 값으로 코스 지연시켜 제 1 고정 코스 지연 클럭 및 제 2 고정 코스 지연 클럭을 출력하는 고정 코스 지연부;상기 제 1 고정 코스 지연 클럭 및 상기 제 2 고정 코스 지연 클럭으로부터 고정 파인 지연 클럭을 출력하는 고정 파인 지연부; 및상기 가변 파인 지연 클럭과 상기 고정 파인 지연 클럭을 논리합 연산하여 상기 제 1 보정 클럭을 출력하는 논리합 연산부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 3 항에 있어서,상기 고정 코스 지연부는,상기 입력 클럭을 소정 시간 지연시켜 상기 제 1 고정 코스 지연 클럭을 출력하는 제 1 단위 지연부; 및상기 입력 클럭을 소정 시간 지연시켜 상기 제 2 고정 코스 지연 클럭을 출력하는 제 2 단위 지연부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 3 항에 있어서,상기 고정 파인 지연부는,외부 공급전원의 제어에 따라 상기 제 1 고정 코스 지연 클럭을 구동하여 제 1 노드에 전달하는 제 1 구동부;그라운드 전원의 제어에 따라 상기 제 2 고정 코스 지연 클럭을 구동하여 상기 제 1 노드에 전달하는 제 2 구동부; 및상기 제 1 노드에 인가되는 신호를 구동하여 상기 고정 파인 지연 클럭을 출력하는 제 3 구동부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서,상기 제 2 듀티비 보정 수단은 상기 입력 클럭을 지연시켜 고정 파인 지연 클럭과 가변 파인 지연 클럭을 생성하고, 상기 고정 파인 지연 클럭과 상기 가변 파인 지연 클럭을 논리곱하여 상기 제 2 보정 클럭을 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 6 항에 있어서,상기 제 2 듀티비 보정 수단은,상기 감지 신호를 입력 받고 코스 상태 신호 및 파인 상태 신호에 응답하여 코스 제어 신호와 복수 개의 파인 제어 신호를 생성하는 제어부;상기 코스 제어 신호의 제어에 따라 상기 입력 클럭을 코스 지연시켜 제 1 가변 코스 지연 클럭과 제 2 가변 코스 지연 클럭을 출력하고, 상기 코스 상태 신호를 출력하는 가변 코스 지연부;상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 1 가변 코스 지연 클럭 및 상기 제 2 가변 코스 지연 클럭으로부터 가변 파인 지연 클럭을 출력하고, 상기 파인 상태 신호를 출력하는 가변 파인 지연부;상기 입력 클럭을 고정적인 값으로 코스 지연시켜 제 1 고정 코스 지연 클럭 및 제 2 고정 코스 지연 클럭을 출력하는 고정 코스 지연부;상기 제 1 고정 코스 지연 클럭 및 상기 제 2 고정 코스 지연 클럭으로부터 고정 파인 지연 클럭을 출력하는 고정 파인 지연부; 및상기 가변 파인 지연 클럭과 상기 고정 파인 지연 클럭을 논리곱 연산하여 상기 제 1 보정 클럭을 출력하는 논리곱 연산부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 7 항에 있어서,상기 고정 코스 지연부는,상기 입력 클럭을 소정 시간 지연시켜 상기 제 1 고정 코스 지연 클럭을 출력하는 제 1 단위 지연부; 및상기 입력 클럭을 소정 시간 지연시켜 상기 제 2 고정 코스 지연 클럭을 출력하는 제 2 단위 지연부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 7 항에 있어서,상기 가변 파인 지연부는,상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 1 가변 코스 지연 클럭을 구동하여 제 1 노드에 전달하는 제 1 구동부;반전된 상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 2 가변 코스 지연 클럭을 구동하여 상기 제 1 노드에 전달하는 제 2 구동부; 및상기 제 1 노드에 인가되는 신호를 구동하여 상기 가변 파인 지연 클럭을 출력하는 제 3 구동부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 1 항에 있어서,상기 듀티비 감지 수단은,상기 출력 클럭의 듀티비를 감지하여 하이 감지 신호와 로우 감지 신호를 생성하는 듀티비 감지부; 및상기 하이 감지 신호와 상기 로우 감지 신호를 차동 증폭하여 상기 감지 신호를 출력하는 증폭부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 입력 클럭의 하이 레벨 구간이 로우 레벨 구간에 비해 좁을 때, 상기 입력 클럭과 상기 입력 클럭을 지연시킨 신호를 논리합하여 제 1 보정 클럭을 생성하는 제 1 듀티비 보정 수단;상기 입력 클럭의 하이 레벨 구간이 로우 레벨 구간에 비해 넓을 때, 상기 입력 클럭과 상기 입력 클럭을 지연시킨 신호를 논리곱하여 제 2 보정 클럭을 생성하는 제 2 듀티비 보정 수단; 및출력 클럭의 듀티비에 따라 상기 제 1 보정 클럭 또는 상기 제 2 보정 클럭을 선택적으로 상기 출력 클럭으로서 출력하는 클럭 선택 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 11 항에 있어서,상기 제 1 듀티비 보정 수단은,상기 출력 클럭의 듀티비 정보를 갖는 감지 신호의 제어에 따라 코스 상태 신호 및 파인 상태 신호에 응답하여 코스 제어 신호와 복수 개의 파인 제어 신호를 생성하는 제어부;상기 코스 제어 신호의 제어에 따라 상기 입력 클럭을 코스 지연시켜 제 1 가변 코스 지연 클럭과 제 2 가변 코스 지연 클럭을 출력하고, 상기 코스 상태 신호를 출력하는 가변 코스 지연부;상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 1 가변 코스 지연 클럭 및 상기 제 2 가변 코스 지연 클럭으로부터 가변 파인 지연 클럭을 출력하고, 상기 파인 상태 신호를 출력하는 가변 파인 지연부; 및상기 가변 파인 지연 클럭과 상기 입력 클럭을 논리합 연산하여 상기 제 1 보정 클럭을 출력하는 논리합 연산부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 3 항 또는 제 12 항에 있어서,상기 제어부는,상기 감지 신호 및 상기 코스 상태 신호에 응답하여 코스 지연 종료 신호 및 상기 코스 제어 신호를 생성하는 코스 제어부;상기 감지 신호, 상기 코스 지연 종료 신호 및 상기 파인 상태 신호에 응답하여 카운트 인에이블 신호를 생성하는 파인 제어부; 및상기 카운트 인에이블 신호에 응답하여 상기 복수 개의 파인 제어 신호를 생성하는 파인 카운터;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 3 항 또는 제 12 항에 있어서,상기 가변 코스 지연부는,복수 개의 제 1 단위 지연 제어 신호의 제어에 따라 상기 입력 클럭을 지연시켜 상기 제 1 가변 코스 지연 클럭을 출력하는 제 1 단위 지연부;복수 개의 제 2 단위 지연 제어 신호의 제어에 따라 상기 입력 클럭을 지연시켜 상기 제 2 가변 코스 지연 클럭을 출력하는 제 2 단위 지연부; 및상기 코스 제어 신호의 입력에 대응하여 상기 복수 개의 제 1 단위 지연 제어 신호 중 어느 하나를 인에이블 시키고, 상기 복수 개의 제 2 단위 지연 제어 신호 중 어느 하나를 인에이블 시키는 단위 지연 제어부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 14 항에 있어서,상기 복수 개의 제 1 단위 지연 제어 신호와 상기 복수 개의 제 2 단위 지연 제어 신호 중 어느 하나의 신호가 상기 코스 상태 신호로서 출력되는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 3 항 또는 제 12 항에 있어서,상기 가변 파인 지연부는,상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 1 가변 코스 지연 클럭을 구동하여 제 1 노드에 전달하는 제 1 구동부;반전된 상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 2 가변 코스 지연 클럭을 구동하여 상기 제 1 노드에 전달하는 제 2 구동부; 및상기 제 1 노드에 인가되는 신호를 구동하여 상기 가변 파인 지연 클럭을 출력하는 제 3 구동부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 11 항에 있어서,상기 제 2 듀티비 보정 수단은,상기 출력 클럭의 듀티비 정보를 갖는 감지 신호의 제어에 따라 코스 상태 신호 및 파인 상태 신호에 응답하여 코스 제어 신호와 복수 개의 파인 제어 신호를 생성하는 제어부;상기 코스 제어 신호의 제어에 따라 상기 입력 클럭을 코스 지연시켜 제 1 가변 코스 지연 클럭과 제 2 가변 코스 지연 클럭을 출력하고, 상기 코스 상태 신호를 출력하는 가변 코스 지연부;상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 1 가변 코스 지연 클럭 및 상기 제 2 가변 코스 지연 클럭으로부터 가변 파인 지연 클럭을 출력하고, 상기 파인 상태 신호를 출력하는 가변 파인 지연부; 및상기 가변 파인 지연 클럭과 상기 입력 클럭을 논리곱 연산하여 상기 제 2 보정 클럭을 출력하는 논리곱 연산부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 7 항 또는 제 17 항에 있어서,상기 제어부는,상기 감지 신호 및 상기 코스 상태 신호에 응답하여 코스 지연 종료 신호 및 상기 코스 제어 신호를 생성하는 코스 제어부;상기 감지 신호, 상기 코스 지연 종료 신호 및 상기 파인 상태 신호에 응답하여 카운트 인에이블 신호를 생성하는 파인 제어부; 및상기 카운트 인에이블 신호에 응답하여 상기 복수 개의 파인 제어 신호를 생성하는 파인 카운터;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 7 항 또는 제 17 항에 있어서,상기 가변 코스 지연부는,복수 개의 제 1 단위 지연 제어 신호의 제어에 따라 상기 입력 클럭을 지연시켜 상기 제 1 가변 코스 지연 클럭을 출력하는 제 1 단위 지연부;복수 개의 제 2 단위 지연 제어 신호의 제어에 따라 상기 입력 클럭을 지연시켜 상기 제 2 가변 코스 지연 클럭을 출력하는 제 2 단위 지연부; 및상기 코스 제어 신호의 입력에 대응하여 상기 복수 개의 제 1 단위 지연 제어 신호 중 어느 하나를 인에이블 시키고, 상기 복수 개의 제 2 단위 지연 제어 신호 중 어느 하나를 인에이블 시키는 단위 지연 제어부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 19 항에 있어서,상기 복수 개의 제 1 단위 지연 제어 신호와 상기 복수 개의 제 2 단위 지연 제어 신호 중 어느 하나의 신호가 상기 코스 상태 신호로서 출력되는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 7 항 또는 제 17 항에 있어서,상기 가변 파인 지연부는,상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 1 가변 코스 지연 클럭을 구동하여 제 1 노드에 전달하는 제 1 구동부;반전된 상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 2 가변 코스 지연 클럭을 구동하여 상기 제 1 노드에 전달하는 제 2 구동부; 및상기 제 1 노드에 인가되는 신호를 구동하여 상기 가변 파인 지연 클럭을 출력하는 제 3 구동부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 21 항에 있어서,상기 제 1 구동부와 상기 제 2 구동부는 각각 복수 개의 드라이버를 구비하며, 상기 복수 개의 드라이버의 출력 신호 중 어느 하나의 신호가 상기 파인 상태 신호로서 출력되는 것을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 12 항 또는 제 17 항에 있어서,상기 출력 클럭의 듀티비를 판별하여 상기 감지 신호를 생성하는 듀티비 감지 수단을 추가로 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 23 항에 있어서,상기 듀티비 감지 수단은,상기 출력 클럭의 듀티비를 감지하여 하이 감지 신호와 로우 감지 신호를 생성하는 듀티비 감지부; 및상기 하이 감지 신호와 상기 로우 감지 신호를 차동 증폭하여 상기 감지 신호를 출력하는 증폭부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 감지 신호의 전위 레벨이 제 1 레벨일 때 활성화되어, 입력 클럭의 하이 레벨 구간을 넓히는 동작을 통해 듀티비를 보정하여 보정 클럭을 출력하는 제 1 듀티비 보정 수단;상기 감지 신호의 전위 레벨이 제 2 레벨일 때 활성화되어, 상기 보정 클럭의 하이 레벨 구간을 좁히는 동작을 통해 듀티비를 보정하여 출력 클럭을 출력하는 제 2 듀티비 보정 수단; 및상기 출력 클럭의 듀티비를 감지하여 상기 감지 신호를 생성하는 듀티비 감지 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 25 항에 있어서,상기 제 1 듀티비 보정 수단은 상기 입력 클럭을 지연시켜 고정 파인 지연 클럭과 가변 파인 지연 클럭을 생성하고, 상기 고정 파인 지연 클럭과 상기 가변 파인 지연 클럭을 논리합하여 상기 보정 클럭을 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 26 항에 있어서,상기 제 1 듀티비 보정 수단은,상기 감지 신호를 입력 받고 코스 상태 신호 및 파인 상태 신호에 응답하여 코스 제어 신호와 복수 개의 파인 제어 신호를 생성하는 제어부;상기 코스 제어 신호의 제어에 따라 상기 입력 클럭을 코스 지연시켜 제 1 가변 코스 지연 클럭과 제 2 가변 코스 지연 클럭을 출력하고, 상기 코스 상태 신호를 출력하는 가변 코스 지연부;상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 1 가변 코스 지연 클럭 및 상기 제 2 가변 코스 지연 클럭으로부터 가변 파인 지연 클럭을 출력하고, 상기 파인 상태 신호를 출력하는 가변 파인 지연부;상기 입력 클럭을 고정적인 값으로 코스 지연시켜 제 1 고정 코스 지연 클럭 및 제 2 고정 코스 지연 클럭을 출력하는 고정 코스 지연부;상기 제 1 고정 코스 지연 클럭 및 상기 제 2 고정 코스 지연 클럭으로부터 고정 파인 지연 클럭을 출력하는 고정 파인 지연부; 및상기 가변 파인 지연 클럭과 상기 고정 파인 지연 클럭을 논리합 연산하여 상기 제 1 보정 클럭을 출력하는 논리합 연산부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 25 항에 있어서,상기 제 2 듀티비 보정 수단은 상기 입력 클럭을 지연시켜 고정 파인 지연 클럭과 가변 파인 지연 클럭을 생성하고, 상기 고정 파인 지연 클럭과 상기 가변 파인 지연 클럭을 논리곱하여 상기 제 2 보정 클럭을 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 28 항에 있어서,상기 제 2 듀티비 보정 수단은,상기 감지 신호를 입력 받고 코스 상태 신호 및 파인 상태 신호에 응답하여 코스 제어 신호와 복수 개의 파인 제어 신호를 생성하는 제어부;상기 코스 제어 신호의 제어에 따라 상기 입력 클럭을 코스 지연시켜 제 1 가변 코스 지연 클럭과 제 2 가변 코스 지연 클럭을 출력하고, 상기 코스 상태 신호를 출력하는 가변 코스 지연부;상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 1 가변 코스 지연 클럭 및 상기 제 2 가변 코스 지연 클럭으로부터 가변 파인 지연 클럭을 출력하고, 상기 파인 상태 신호를 출력하는 가변 파인 지연부;상기 입력 클럭을 고정적인 값으로 코스 지연시켜 제 1 고정 코스 지연 클럭 및 제 2 고정 코스 지연 클럭을 출력하는 고정 코스 지연부;상기 제 1 고정 코스 지연 클럭 및 상기 제 2 고정 코스 지연 클럭으로부터 고정 파인 지연 클럭을 출력하는 고정 파인 지연부; 및상기 가변 파인 지연 클럭과 상기 고정 파인 지연 클럭을 논리곱 연산하여 상기 제 1 보정 클럭을 출력하는 논리곱 연산부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 감지 신호의 전위 레벨이 제 1 레벨일 때 활성화되어, 입력 클럭의 하이 레벨 구간을 좁히는 동작을 통해 듀티비를 보정하여 보정 클럭을 출력하는 제 1 듀티비 보정 수단;상기 감지 신호의 전위 레벨이 제 2 레벨일 때 활성화되어, 상기 보정 클럭의 하이 레벨 구간을 넓히는 동작을 통해 듀티비를 보정하여 출력 클럭을 출력하는 제 2 듀티비 보정 수단; 및상기 출력 클럭의 듀티비를 감지하여 상기 감지 신호를 생성하는 듀티비 감지 수단;을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 30 항에 있어서,상기 제 1 듀티비 보정 수단은 상기 입력 클럭을 지연시켜 고정 파인 지연 클럭과 가변 파인 지연 클럭을 생성하고, 상기 고정 파인 지연 클럭과 상기 가변 파인 지연 클럭을 논리곱하여 상기 보정 클럭을 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 31 항에 있어서,상기 제 1 듀티비 보정 수단은,상기 감지 신호를 입력 받고 코스 상태 신호 및 파인 상태 신호에 응답하여 코스 제어 신호와 복수 개의 파인 제어 신호를 생성하는 제어부;상기 코스 제어 신호의 제어에 따라 상기 입력 클럭을 코스 지연시켜 제 1 가변 코스 지연 클럭과 제 2 가변 코스 지연 클럭을 출력하고, 상기 코스 상태 신호를 출력하는 가변 코스 지연부;상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 1 가변 코스 지연 클럭 및 상기 제 2 가변 코스 지연 클럭으로부터 가변 파인 지연 클럭을 출력하고, 상기 파인 상태 신호를 출력하는 가변 파인 지연부;상기 입력 클럭을 고정적인 값으로 코스 지연시켜 제 1 고정 코스 지연 클럭 및 제 2 고정 코스 지연 클럭을 출력하는 고정 코스 지연부;상기 제 1 고정 코스 지연 클럭 및 상기 제 2 고정 코스 지연 클럭으로부터 고정 파인 지연 클럭을 출력하는 고정 파인 지연부; 및상기 가변 파인 지연 클럭과 상기 고정 파인 지연 클럭을 논리곱 연산하여 상기 제 1 보정 클럭을 출력하는 논리곱 연산부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 29 항 또는 제 32 항에 있어서,상기 제어부는,상기 감지 신호 및 상기 코스 상태 신호에 응답하여 코스 지연 종료 신호 및 상기 코스 제어 신호를 생성하는 코스 제어부;상기 감지 신호, 상기 코스 지연 종료 신호 및 상기 파인 상태 신호에 응답하여 카운트 인에이블 신호를 생성하는 파인 제어부; 및상기 카운트 인에이블 신호에 응답하여 상기 복수 개의 파인 제어 신호를 생성하는 파인 카운터;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 29 항 또는 제 32 항에 있어서,상기 가변 코스 지연부는,복수 개의 제 1 단위 지연 제어 신호의 제어에 따라 상기 입력 클럭을 지연시켜 상기 제 1 가변 코스 지연 클럭을 출력하는 제 1 단위 지연부;복수 개의 제 2 단위 지연 제어 신호의 제어에 따라 상기 입력 클럭을 지연시켜 상기 제 2 가변 코스 지연 클럭을 출력하는 제 2 단위 지연부; 및상기 코스 제어 신호의 입력에 대응하여 상기 복수 개의 제 1 단위 지연 제어 신호 중 어느 하나를 인에이블 시키고, 상기 복수 개의 제 2 단위 지연 제어 신호 중 어느 하나를 인에이블 시키는 단위 지연 제어부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 34 항에 있어서,상기 복수 개의 제 1 단위 지연 제어 신호와 상기 복수 개의 제 2 단위 지연 제어 신호 중 어느 하나의 신호가 상기 코스 상태 신호로서 출력되는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 29 항 또는 제 32 항에 있어서,상기 고정 코스 지연부는,상기 입력 클럭을 소정 시간 지연시켜 상기 제 1 고정 코스 지연 클럭을 출력하는 제 1 단위 지연부; 및상기 입력 클럭을 소정 시간 지연시켜 상기 제 2 고정 코스 지연 클럭을 출력하는 제 2 단위 지연부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 29 항 또는 제 32 항에 있어서,상기 가변 파인 지연부는,상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 1 가변 코스 지연 클럭을 구동하여 제 1 노드에 전달하는 제 1 구동부;반전된 상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 2 가변 코스 지연 클럭을 구동하여 상기 제 1 노드에 전달하는 제 2 구동부; 및상기 제 1 노드에 인가되는 신호를 구동하여 상기 가변 파인 지연 클럭을 출력하는 제 3 구동부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 37 항에 있어서,상기 제 1 구동부와 상기 제 2 구동부는 각각 복수 개의 드라이버를 구비하며, 상기 복수 개의 드라이버의 출력 신호 중 어느 하나의 신호가 상기 파인 상태 신호로서 출력되는 것을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 29 항 또는 제 32 항에 있어서,상기 고정 파인 지연부는,외부 공급전원의 제어에 따라 상기 제 1 고정 코스 지연 클럭을 구동하여 제 1 노드에 전달하는 제 1 구동부;그라운드 전원의 제어에 따라 상기 제 2 고정 코스 지연 클럭을 구동하여 상기 제 1 노드에 전달하는 제 2 구동부; 및상기 제 1 노드에 인가되는 신호를 구동하여 상기 고정 파인 지연 클럭을 출력하는 제 3 구동부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 30 항에 있어서,상기 제 2 듀티비 보정 수단은 상기 입력 클럭을 지연시켜 고정 파인 지연 클럭과 가변 파인 지연 클럭을 생성하고, 상기 고정 파인 지연 클럭과 상기 가변 파인 지연 클럭을 논리합하여 상기 제 2 보정 클럭을 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 40 항에 있어서,상기 제 2 듀티비 보정 수단은,상기 감지 신호를 입력 받고 코스 상태 신호 및 파인 상태 신호에 응답하여 코스 제어 신호와 복수 개의 파인 제어 신호를 생성하는 제어부;상기 코스 제어 신호의 제어에 따라 상기 입력 클럭을 코스 지연시켜 제 1 가변 코스 지연 클럭과 제 2 가변 코스 지연 클럭을 출력하고, 상기 코스 상태 신호를 출력하는 가변 코스 지연부;상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 1 가변 코스 지연 클럭 및 상기 제 2 가변 코스 지연 클럭으로부터 가변 파인 지연 클럭을 출력하고, 상기 파인 상태 신호를 출력하는 가변 파인 지연부;상기 입력 클럭을 고정적인 값으로 코스 지연시켜 제 1 고정 코스 지연 클럭 및 제 2 고정 코스 지연 클럭을 출력하는 고정 코스 지연부;상기 제 1 고정 코스 지연 클럭 및 상기 제 2 고정 코스 지연 클럭으로부터 고정 파인 지연 클럭을 출력하는 고정 파인 지연부; 및상기 가변 파인 지연 클럭과 상기 고정 파인 지연 클럭을 논리합 연산하여 상기 제 1 보정 클럭을 출력하는 논리합 연산부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 27 항 또는 제 41 항에 있어서,상기 제어부는,상기 감지 신호 및 상기 코스 상태 신호에 응답하여 코스 지연 종료 신호 및 상기 코스 제어 신호를 생성하는 코스 제어부;상기 감지 신호, 상기 코스 지연 종료 신호 및 상기 파인 상태 신호에 응답하여 카운트 인에이블 신호를 생성하는 파인 제어부; 및상기 카운트 인에이블 신호에 응답하여 상기 복수 개의 파인 제어 신호를 생성하는 파인 카운터;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 27 항 또는 제 41 항에 있어서,상기 가변 코스 지연부는,복수 개의 제 1 단위 지연 제어 신호의 제어에 따라 상기 입력 클럭을 지연시켜 상기 제 1 가변 코스 지연 클럭을 출력하는 제 1 단위 지연부;복수 개의 제 2 단위 지연 제어 신호의 제어에 따라 상기 입력 클럭을 지연시켜 상기 제 2 가변 코스 지연 클럭을 출력하는 제 2 단위 지연부; 및상기 코스 제어 신호의 입력에 대응하여 상기 복수 개의 제 1 단위 지연 제어 신호 중 어느 하나를 인에이블 시키고, 상기 복수 개의 제 2 단위 지연 제어 신호 중 어느 하나를 인에이블 시키는 단위 지연 제어부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 43 항에 있어서,상기 복수 개의 제 1 단위 지연 제어 신호와 상기 복수 개의 제 2 단위 지연 제어 신호 중 어느 하나의 신호가 상기 코스 상태 신호로서 출력되는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 27 항 또는 제 41 항에 있어서,상기 고정 코스 지연부는,상기 입력 클럭을 소정 시간 지연시켜 상기 제 1 고정 코스 지연 클럭을 출력하는 제 1 단위 지연부; 및상기 입력 클럭을 소정 시간 지연시켜 상기 제 2 고정 코스 지연 클럭을 출력하는 제 2 단위 지연부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 27 항 또는 제 41 항에 있어서,상기 가변 파인 지연부는,상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 1 가변 코스 지연 클럭을 구동하여 제 1 노드에 전달하는 제 1 구동부;반전된 상기 복수 개의 파인 제어 신호의 제어에 따라 상기 제 2 가변 코스 지연 클럭을 구동하여 상기 제 1 노드에 전달하는 제 2 구동부; 및상기 제 1 노드에 인가되는 신호를 구동하여 상기 가변 파인 지연 클럭을 출력하는 제 3 구동부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 46 항에 있어서,상기 제 1 구동부와 상기 제 2 구동부는 각각 복수 개의 드라이버를 구비하며, 상기 복수 개의 드라이버의 출력 신호 중 어느 하나의 신호가 상기 파인 상태 신호로서 출력되는 것을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 27 항 또는 제 41 항에 있어서,상기 고정 파인 지연부는,외부 공급전원의 제어에 따라 상기 제 1 고정 코스 지연 클럭을 구동하여 제 1 노드에 전달하는 제 1 구동부;그라운드 전원의 제어에 따라 상기 제 2 고정 코스 지연 클럭을 구동하여 상기 제 1 노드에 전달하는 제 2 구동부; 및상기 제 1 노드에 인가되는 신호를 구동하여 상기 고정 파인 지연 클럭을 출 력하는 제 3 구동부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- 제 25 항 또는 제 30 항에 있어서,상기 듀티비 감지 수단은,상기 출력 클럭의 듀티비를 감지하여 하이 감지 신호와 로우 감지 신호를 생성하는 듀티비 감지부; 및상기 하이 감지 신호와 상기 로우 감지 신호를 차동 증폭하여 상기 감지 신호를 출력하는 증폭부;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
- a) 감지 신호의 제어에 따라 입력 클럭의 하이 레벨 구간을 넓히는 동작을 통해 듀티비를 보정하여 제 1 보정 클럭을 출력하는 단계;b) 상기 감지 신호의 제어에 따라 입력 클럭의 하이 레벨 구간을 좁히는 동작을 통해 듀티비를 보정하여 제 2 보정 클럭을 출력하는 단계;c) 상기 감지 신호의 제어에 따라 상기 제 1 보정 클럭 또는 상기 제 2 보정 클럭을 출력 클럭으로서 출력하는 단계; 및d) 상기 출력 클럭의 듀티비를 감지하여 상기 감지 신호를 생성하는 단계;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- 제 50 항에 있어서,상기 a) 단계는 상기 입력 클럭을 지연시켜 고정 파인 지연 클럭과 가변 파인 지연 클럭을 생성하고, 상기 고정 파인 지연 클럭과 상기 가변 파인 지연 클럭을 논리합하여 상기 제 1 보정 클럭을 생성하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- 제 50 항에 있어서,상기 b) 단계는 상기 입력 클럭을 지연시켜 고정 파인 지연 클럭과 가변 파인 지연 클럭을 생성하고, 상기 고정 파인 지연 클럭과 상기 가변 파인 지연 클럭을 논리곱하여 상기 제 2 보정 클럭을 생성하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- 제 50 항에 있어서,상기 d) 단계는,d-1) 상기 출력 클럭의 듀티비를 감지하여 하이 감지 신호와 로우 감지 신호를 생성하는 단계; 및d-2) 상기 하이 감지 신호와 상기 로우 감지 신호를 차동 증폭하여 상기 감지 신호를 출력하는 단계;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- a) 입력 클럭의 하이 레벨 구간이 로우 레벨 구간에 비해 좁을 때, 상기 입력 클럭과 상기 입력 클럭을 지연시킨 신호를 논리합하여 보정 클럭을 생성하는 단계;b) 상기 입력 클럭의 하이 레벨 구간이 로우 레벨 구간에 비해 넓을 때, 상기 보정 클럭과 상기 보정 클럭을 지연시킨 신호를 논리곱하여 출력 클럭을 생성하는 단계; 및c) 상기 출력 클럭의 듀티비에 따라 상기 a) 단계 또는 상기 b) 단계를 선택적으로 활성화시키는 단계;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- 제 54 항에 있어서,상기 a) 단계는 상기 입력 클럭을 지연시켜 고정 파인 지연 클럭과 가변 파인 지연 클럭을 생성하고, 상기 고정 파인 지연 클럭과 상기 가변 파인 지연 클럭을 논리합하여 상기 보정 클럭을 생성하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- 제 54 항에 있어서,상기 b) 단계는 상기 입력 클럭을 지연시켜 고정 파인 지연 클럭과 가변 파인 지연 클럭을 생성하고, 상기 고정 파인 지연 클럭과 상기 가변 파인 지연 클럭을 논리곱하여 상기 출력 클럭을 생성하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- 제 54 항에 있어서,상기 c) 단계는,d-1) 상기 출력 클럭의 듀티비를 감지하여 하이 감지 신호와 로우 감지 신호를 생성하는 단계; 및d-2) 상기 하이 감지 신호와 상기 로우 감지 신호를 차동 증폭하여 감지 신호를 출력하는 단계;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- a) 입력 클럭의 하이 레벨 구간이 로우 레벨 구간에 비해 넓을 때, 상기 입력 클럭과 상기 입력 클럭을 지연시킨 신호를 논리곱하여 보정 클럭을 생성하는 단계;b) 상기 입력 클럭의 하이 레벨 구간이 로우 레벨 구간에 비해 좁을 때, 상기 보정 클럭과 상기 보정 클럭을 지연시킨 신호를 논리합하여 출력 클럭을 생성하는 단계; 및c) 상기 출력 클럭의 듀티비에 따라 상기 a) 단계 또는 상기 b) 단계를 선택적으로 활성화시키는 단계;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- 제 58 항에 있어서,상기 a) 단계는 상기 입력 클럭을 지연시켜 고정 파인 지연 클럭과 가변 파인 지연 클럭을 생성하고, 상기 고정 파인 지연 클럭과 상기 가변 파인 지연 클럭을 논리곱하여 상기 보정 클럭을 생성하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- 제 58 항에 있어서,상기 b) 단계는 상기 입력 클럭을 지연시켜 고정 파인 지연 클럭과 가변 파인 지연 클럭을 생성하고, 상기 고정 파인 지연 클럭과 상기 가변 파인 지연 클럭을 논리합하여 상기 출력 클럭을 생성하는 것을 특징으로 하는 듀티 사이클 보정 방법.
- 제 58 항에 있어서,상기 c) 단계는,c-1) 상기 출력 클럭의 듀티비를 감지하여 하이 감지 신호와 로우 감지 신호를 생성하는 단계; 및c-2) 상기 하이 감지 신호와 상기 로우 감지 신호를 차동 증폭하여 감지 신호를 출력하는 단계;를 포함하는 것을 특징으로 하는 듀티 사이클 보정 방법.
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