KR20030084487A

KR20030084487A - 듀티 보정 회로

Info

Publication number: KR20030084487A
Application number: KR1020020023233A
Authority: KR
Inventors: 이중호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-04-27
Filing date: 2002-04-27
Publication date: 2003-11-01

Abstract

본 발명은 전류소모가 감소된 듀티보상회로를 제공하기 위한 것으로, 이를 위한 본 발명은 클럭신호의 펄스폭을 확장하여 출력하기 위한 펄스폭 확장수단; 상기 클럭신호의 펄스폭을 축소하여 출력하기 위한 펄스폭 축소수단; 및 상기 클럭신호를 고정된 듀티비에 따라, 상기 펄스폭 확장수단으로 연결하는 제1 스위칭수단; 상기 클럭신호를 상기 고정된 듀티비에 따라, 상기 펄스폭 축소수단으로 연결하는 제2 스위칭수단; 및상기 클럭신호를 상기 고정된 듀티비에 따라 출력단으로 연결하는 제3 스위칭수단을 구비하는 듀티보상회로가 제공된다.

Description

듀티 보정 회로{Duty Correction Circuit}

본 발명은 반도체 장치에 관한 것으로 특히, 듀티비 보정(Duty ratio correction)을 할 수 있는 듀티보정회로에 관한 것이다.

디지털 클럭 응용분야에서는 클럭신호의 듀티비가 정확히 제어되는 것은 매우 중요하다. 일반적으로 반도체 집적회로등의 디지털 클럭 응용분야에서는 듀티싸이클이 50%인 클럭신호가 주로 사용되는 데, 듀티 싸이클이 50%라 함은 클럭신호의 하이레벨 부분과 로우레벨 부분이 동일하다는 것을 의미한다.

따라서 듀티 싸이클 50%의 클럭신호를 생성하기 위해 듀티 싸이클 보정회로가 이용된다. 듀티 싸이클 보정회로는 듀티 싸이클이 50%가 아닌 클럭신호가 입력될 때 이를 듀티 싸이클 50%의 클럭신호로 변환하여 출력한다.

도1은 종래기술에 의한 반도체 장치의 듀티 보정회로의 블럭구성도이다.

도1에 도시된 듀티보정회로는 외부에서 클럭(CLK,CLKB)을 입력받아 50%의 듀티비를 가지는 클럭신호(CLK_DCC,CLKB_DCC)를 출력하는 회로이며, 이후 듀티보정회로(10)의 출력(CLK_DCC,CLKB_DCC)을 입력받아 외부클럭(CLK,CLKB)에 동기되어 출력되도록 하기 위한 내부클럭을 출력하는 위상고정루프(미도시)로 구성된다.

듀티보정회로(10)은 외부에서 입력되는 클럭(CLK,CLKB)의 듀티비를 체크하고 이를 계속 피드백시켜 듀티비를 50%로 보정하여 위상고정루프(20)로 출력하게 되는데 이 과정에서 많은 전류를 소모하게 된다. 대개 스탠바이(stand-by) 전류를 약 5mA~ 10mA 정도 부가적으로 소모하고, 이는 반도체 장치 전체 스태바이 전류의 약 1/4에 해당하는 많은 전류량이다. 또한, 듀티보정회로(10)는 회로 설계가 어려운 문제점도 있다. 따라서 보다 저전력으로 설계되는 반도체 소자에서는 듀티보정회로의 설계가 걸림돌이 되고 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 전류소모가 감소된 듀티보상회로를 제공하는 것을 목적으로 한다.

도1은 종래기술에 의한 반도체 장치의 듀티 보정회로부의 블럭구성도.

도2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 듀티보정회로부의 블럭구성도.

도3a 및 상기 도3b는 각각 도2의 제1 및 제2 듀티보상부의 회로도.

도4a는 상기 도3a의 펄스폭 확장부의 회로도.

도4b는 상기 도3a의 펄스폭 축소부의 회로도.

도5a 및 도5b는 상기 도2의 듀티보정회로의 동작의 파형도.

상기의 목적을 달성하기 위한 본 발명은 클럭신호의 펄스폭을 확장하여 출력하기 위한 펄스폭 확장수단; 상기 클럭신호의 펄스폭을 축소하여 출력하기 위한 펄스폭 축소수단; 및 상기 클럭신호를 고정된 듀티비에 따라, 상기 펄스폭 확장수단으로 연결하는 제1 스위칭수단; 상기 클럭신호를 상기 고정된 듀티비에 따라, 상기 펄스폭 축소수단으로 연결하는 제2 스위칭수단; 및상기 클럭신호를 상기 고정된 듀티비에 따라 출력단으로 연결하는 제3 스위칭수단을 구비하는 듀티보상회로가 제공된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 듀티보정회로부를 나타내는 블럭구성도이다.

도2를 참조하여 살펴보면, 클럭신호(CLK)를 입력받아 듀티비를 50%로 보정하여 듀티보정된 클럭(CLK_D)을 출력하는 제1 고정듀티보상부(100)와, 반전된 외부의 클럭신호(CLKB)를 입력받아 듀티비를 50%로 보정하여 듀티보정된 클럭(CLKB_D)을 출력하는 제2 고정듀티보상부(200)와, 제1 및 제2 고정듀티보상부(100,200)를 입력받아 반도체 장치 내부에서 사용하는 내부클럭신호(CLK_DLL,CLKB_DLL)를 출력하는 위상고정루프(300)로 구성된다.

도3a 및 도3b는 도2의 제1 및 제2 듀티보상부를 나타내는 회로도이다.

먼저 도3a를 참조하여 살펴보면, 제1 고정듀티보상부(100)는 클럭신호(CLK)의 펄스폭을 확장하여 출력하기 위한 펄스폭 확장부(110)와, 클럭신호(CLK)의 펄스폭을 축소하여 출력하기 위한 펄스폭 축소부(120)과 클럭신호(CLK)의 듀티비에 따라, 클럭신호(CLK)를 펄스폭 확장부(110) 또는 펄스폭 축소부(120)으로 연결하거나, 또는 출력단으로 바로 연결시키기 위한 스위칭부(130)을 구비한다.

스위칭부(130)는 클럭신호(CLK)의 하이구간이 로우구간보다 많을 때, 클럭신호(CLK)를 펄스폭 확장부(110)으로 연결하는 제1 스위치(S1)와, 클럭신호(CLK)의 하이구간이 로우구간보다 많을 때 펄스폭 확장부(110)과 출력단을 연결하는 제2 스위치(S2)와, 클럭신호(CLK)의 하이구간이 로우구간보다 적을 때 클럭신호(CLK)를 펄스폭 축소부(120)으로 연결하는 제3 스위치(S3)와, 클럭신호(CLK)의 하이구간이 로우구간보다 적을 때 펄스폭 축소부(120)과 출력단을 연결하는 제4 스위치(S4)와,클럭신호(CLK)의 하이구간 및 로우구간이 같을 때 클럭신호(CLK)를 출력단으로 연결하는 제5 스위치(S5)로 구성된다.

도3b를 참조하여 살펴보면, 제2 고정듀티보상부(200)는 반전된 클럭신호(CLKB)의 펄스폭을 확장하여 출력하기 위한 펄스폭 확장부(210)와, 반전된 클럭신호(CLKB)의 펄스폭을 축소하여 출력하기 위한 펄스폭 축소부(220)과 반전된 클럭신호(CLKB)의 듀티비에 따라, 반전된 클럭신호(CLKB)를 펄스폭 확장부(210) 또는 펄스폭 축소부(220)으로 연결하거나, 또는 출력단으로 바로 연결시키기 위한 스위칭부(230)으로 구성된다. 또한 제2 고정듀티보상부(200)의 스위칭부(230)의 내부구성은 제1 고정듀티보상부(100)의 스위칭부(130)과 같은 구성으로 되어있다.

도4a는 도3a의 펄스폭 확장부를 나타내는 회로도이다.

도4a를 참조하여 살펴보면, 펄스폭 확장수단(110)은 클럭신호(CLK)를 버퍼링하기 위한 제1 버퍼링부(111)와, 입력되는 신호를 버퍼링하기 위한 제2 버퍼링부(112)와, 확장할 펄스폭 정도에 따라 제1 버퍼링부(111)의 출력과 제2 버퍼링부(112)의 입력을 연결하거나 제1 버퍼링부(112)의 출력과 제2 버퍼링부(112)의 출력을 연결하는 제6 스위치(S11)와, 일측으로 상기 클럭신호(CLK), 타측으로 제2 버퍼링부(112)의 출력을 입력받아 출력하는 노어게이트(NOR1) 및 노어게이트의 출력을 반전시키는 인버터(I5)로 구성된다.

도4b는 도3a의 펄스폭 축소부를 나타내는 회로도이다.

도4b를 참조하여 살펴보면, 펄스폭 축소수단(120)은 클럭신호(CLK)를 버퍼링하기 위한 제1 버퍼링부(121)와, 입력되는 신호를 버퍼링하기 위한 제2 버퍼링부(122)와, 축소할 펄스폭 정도에 따라 제1 버퍼링부(121)의 출력과 제2 버퍼링부(122)의 입력을 연결하거나 제1 버퍼링부(121)의 출력과 제2 버퍼링부(122)의 출력을 연결하는 제6 스위치(S12)와, 일측으로 클럭신호(CLK), 타측으로 제2 버퍼링부(122)의 출력을 입력받아 출력하는 낸드게이트(NAND1) 및 낸드게이트(NAND1)의 출력을 반전시키는 인버터(I5)로 구성된다.

또한, 도3b에 도시된 펄스폭확장부(210) 및 펄스부축소부(220)에 대한 구성도 도4a 및 도4b에 도시된 구성과 각각 같은 구성이다.

도5a내지 도5b는 도2의 듀티보정회로의 동작을 나타내는 파형도이다.

먼저 여기서 설명하는 듀티보상회로는 시스템에 따라 특성한 듀티비(예컨대 45%,55%)를 가지고 출력될 수 밖에 없는 특정회로의 출력신호를 다시 듀티비를 50%로 맞추기 위한 회로이다. 종래에는 전술한 바와 같이 먼저 듀티비를 체크하고, 체크한정보를 피드백받아 보정하고 다시 체크하는 과정을 반복해서 듀티비를 맞추는 듀티보상회로를 사용하였다. 그러나 이 과정에서 너무 많은 전류소모로 인해 저전력의 반도체 장치를 만드는 것이 어려왔다.

따라서 본 발명은 항상 특정한 듀티비를 가지고 출력되는 신호는 원하는 만큼 듀티비를 바로 보정하는 방법을 사용하여 스탠바이 전류를 없는 듀티보상회로를 제공하는 것이다. 대부분의 경우 수% 정도 듀티비가 변화해도 정상동작에는 무리가 없기 때문에 미리 듀티보상정로를 고정시켜 놓아도 정상동작에 지장이 없으며, 이로 인해 많은 전류소모를 줄일 수 있는 효과가 있다.

이하 도 2 내지 도5를 참조하여 본 발명에 의한 듀티 보상회로의 동작에 대해서 설명한다.

외부에서 입력되는 클럭신호(CLK/CLKB)의 듀티비에 따라 스위치를 제어하여 펄스폭확장부(110,210) 또는 펄스폭축소부(120,220)로 클럭신호(CLK/CLKB)을 연결한다. 만약 클럭신호(CLK/CLKB)의 듀티비가 50%이라면 바로 출력될 수 있도록 스위치(S5,S10)를 연결시키고 다른 스위치는 오픈시긴다.

계속해서 펄스폭확장회로(110)의 동작을 살펴보면, 듀티비가 예컨대 45% 수준일 때 입력되는 클럭이 하이에서 로우로 천이할 때 인버터 체인(111) 또는 인버터 체인(112)을 거쳐서 지연된 입력클럭이 하이에서 로우로 천이할 때 비로소 출력클럭이 하이에서 로우로 천이될 수 있으므로 펄스폭의 확장이 가능하다. 인버터 체인(111) 또는 인버터 체인(112)은 스위치(S11)에 의해 선택적으로 연결되도록 하여 보정되는 듀티비를 선택할 수 있다.

또한 펄스폭축소회로(120)는 듀티비가 예컨대 55%)일 때 입력되는 클럭이 로우에서 하이로 천이할 때 인버터체인(121) 또는 인버터체인(122)을 거쳐서 지연된 입력클럭이 로우에서 하이로 천이할 때 비로소 출력클럭이 로우에서 하이로 천이될 수 있으므로 펄스폭을 출소할 수 있다.

제1 고정듀티보상부(100) 및 제2 고정듀티보상부(200)의 스위치(S1 ~ S10)는 보상할 듀티정도에 따라 미리 매탈을 이용하여 단락 또는 오픈시켜 놓을 수도 있고, 제어신호에 의해서 스위치의 단락 또는 오픈을 정할 수도 있다. 또한 메탈을 이용한 옵션 대신 퓨즈를 이용하여 동일한 구현을 할 수도 있다.

종래의 듀티보상회로는 전류소모량이 5mA ~ 10mA 정도로 상당히 큰 전류소모량을 가지고 있었어나, 본 발명에 의해서 매탈 옵션 또는 퓨즈등을 이용하여 듀티보상회로를 구현하면 수십 umA 정도의 전류만 소모하여 저전력 반도체 소자의 구현이 용이하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해 전류소모 줄어든 듀티보정회로를 구현할 수 있어 저전력 반도체 장치를 쉽게 구현할 수 있다.

Claims

클럭신호의 펄스폭을 확장하여 출력하기 위한 펄스폭 확장수단;

상기 클럭신호의 펄스폭을 축소하여 출력하기 위한 펄스폭 축소수단; 및

상기 클럭신호를 고정된 듀티비에 따라, 상기 펄스폭 확장수단으로 연결하는 제1 스위칭수단;

상기 클럭신호를 상기 고정된 듀티비에 따라, 상기 펄스폭 축소수단으로 연결하는 제2 스위칭수단; 및

상기 클럭신호를 상기 고정된 듀티비에 따라 출력단으로 연결하는 제3 스위칭수단

을 구비하는 듀티보상회로.
제 1 항에 있어서,

상기 클럭신호의 하이구간이 로우구간보다 적을 때, 상기 펄스폭 축소수단과 상기 출력단을 연결하는 제4 스위치; 및

상기 클럭신호의 하이구간 및 로우구간이 같을 때 상기 클럭신호를 상기 출력단으로 연결하는 제5 스위치를 더 구비하는 것을 특징으로 하는 듀티보상회로.
제 1 항에 있어서

상기 펄스폭 확장수단은

상기 클럭신호를 버퍼링하기 위한 제1 버퍼링수단;

입력되는 신호를 버퍼링하기 위한 제2 버퍼링수단;

확장할 펄스폭 정도에 따라 상기 제1 버퍼링수단의 출력과 상기 제2버퍼링수단의 입력을 연결하거나 상기 제1 버퍼링수단의 출력과 상기 제2 버퍼링수단의 출력을 연결하는 제6 스위치; 및

일측으로 상기 클럭신호, 타측으로 상기 제2 버퍼링수단의 출력을 입력받아 출력하는 오알게이트를 구비하는 것을 특징으로 하는 듀티보상회로.
제 1 항에 있어서,

상기 펄스폭 축소수단은

상기 클럭신호를 버퍼링하기 위한 제1 버퍼링수단;

입력되는 신호를 버퍼링하기 위한 제2 버퍼링수단;

축소할 펄스폭 정도에 따라 상기 제1 버퍼링수단의 출력과 상기 제2버퍼링수단의 입력을 연결하거나 상기 제1 버퍼링수단의 출력과 상기 제2 버퍼링수단의 출력을 연결하는 제6 스위치; 및

일측으로 상기 클럭신호, 타측으로 상기 제2 버퍼링수단의 출력을 입력받아 출력하는 앤드게이트를 구비하는 것을 특징으로 하는 듀티보상회로.