KR100361900B1 - 고속 동기를 가진 지연 동기루프 회로의 장애 없는초기화를 위한 회로 장치 - Google Patents

고속 동기를 가진 지연 동기루프 회로의 장애 없는초기화를 위한 회로 장치 Download PDF

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Abstract

본 발명은 고속 동기를 가진 지연 동기루프 회로의 장애 없는 초기화를 위한 회로 장치에 관한 것이다. DLL 회로를 빠르게 조절하기 위한 제어 신호(fast)는 지연된 제어 신호(fast_del)로 변환되며, 이 신호는 카운터값이 불안정해지는 것을 방지하기 위해 카운터 클록 신호의 상승 에지에서 일정하게 유지된다.

Description

고속 동기를 가진 지연 동기루프 회로의 장애 없는 초기화를 위한 회로 장치 {CIRCUIT ARRANGEMENT FOR THE INTERFERENCE-FREE INITIALIZATION OF DELAY LOCKED LOOP CIRCUITS WITH FAST LOCK}
본 발명은 고속 동기를 가진 지연 동기루프 회로(DLL 회로)의 장애 없는 초기화를 위한 회로 장치에 관한 것이다. 여기에서
- 온-칩 신호는 위상 검출기, 필터, 카운터 장치 및 디지털/아날로그 변환기를 통해 구동되는 지연 라인에 의해 외부 클록 신호로 동기된다.
- 카운터 장치는 DLL을 조절하는데 걸리는 시간을 짧게 하기 위해 각각 카운터 클록 신호에 의해 트리거되고, 제어 신호에 의해 선택적으로 활성화 및 비활성화될 수 있는 적어도 하나의 상위 카운터와 하위 카운터를 포함한다.
예를 들어, 소위 램버스(Rambus) 인터페이스를 가진 집적 회로의 경우, 집적 회로의 외부에서 공급되는 클록 신호는 여러 위치에서 요구된다. 이는 외부에서 공급되는 클록 신호에 대한 높은 이득을 전제로 한다. 그러나, 이러한 높은 이득은 대응되는 지연 시간과 불가피하게 관련되어 있다. 그러므로, 바람직하게는 내부 클록 신호는 외부 클록 신호로부터 생성되고 각기 정확한 위상각을 가지고 시간적으로 쉬프트되어 클록 신호를 필요로 하는 집적 회로의 위치에 공급되어야 한다.
그러므로, 외부 클록 신호를 원하는 위상각을 가진 내부 클록 신호로 전환하는 것은 집적 회로에서 일반적으로 발생되는 문제이다.
도 4의 블록 다이아그램에 외부 클록 신호(Te)로부터 내부 클록 신호(Ti)를 얻는데 사용되는 회로 장치의 구조가 도시되어 있다. 이를 위해, 외부 클록 신호(Te)는 외부 클록 신호(Te)로 동기된 내부 클록 신호(Ti)를 공급하는 전압 제어 지연 라인(1;voltage-controlled delay line)에 공급된다. 이를 위해, 전압 제어 지연 라인(1)은 지연이 가변될 수 있도록 제어 신호에 의해 구동될 수 있다. 이 제어 신호는 바람직하게는 위상 검출기(2)와 필터(3)에 의해 생성된다. 위상 검출기(2)에 의해, 우선적으로, 전압 제어 지연 라인(1)의 출력에서의 내부 클록 신호(Ti)의 위상은 상기 지연 라인의 입력에서의 외부 클록 신호(Te)의 위상과 비교된다. 전압 제어 지연 라인(1)의 지연 시간을 원하는 만큼 형성하기 위해, 비교 결과를 나타내는 신호는 편의상 저역 필터 소자를 포함하는 필터(3)에 공급된다.
도 4에 해당하는 회로 장치는 예를 들면 Stefanos sidiropoulos and Mark A. Horowitz, A Semidigital Dual Delay-Locked-Loop, IEEE Journal of Solid-State Circuits, Volume 32, No. 11, November 1997, Pages 1683-1692에 개시되어 있다.
전술한 문헌에 개시된 회로 장치로 부터 도출된 회로 장치가 도 5에 도시되어 있다. 자세히 살펴보면, 도 5에 전압 제어 지연 라인(1)의 출력과 입력 사이에 위치한 위상 검출기(2)의 출력부가 디지털 저역 필터(4), 디지털 카운터(5) 및 디지털/아날로그 컨버터(6)를 통해 전압 제어 지연 라인(1)의 제어 입력에 접속된 DLL 회로가 도시되어 있다. 디지털 카운터(5)는 디지털 저역 필터(4)의 출력 신호의 레벨에 따라 카운트 업 또는 다운한다. 디지털 카운터(5)에 대한 클록 신호(clk_count)는 고주파 외부 클록 신호(Te)를 주파수 분할기(7)로 분할함에 의해 상기 클록 신호(Te)로부터 생성되며, 그 결과 디지털 카운터(5)에 대해 저역 필터 작용이 얻어진다.
디지털 카운터(5)의 현재 카운터(5) 값은 디지털/아날로그 변환기(6)에 의해 아날로그 제어 신호(delay_control)로 변환되고, 이는 최종적으로 전압 제어 지연 라인(1)의 길이에 영향을 미치게 된다.
이 회로 장치의 경우, 초기화동안 DLL을 조절하는데 걸리는 시간을 줄이기 위해, 초기화동안 디지털 카운터(5)를 트리거하는 제어 신호("fast")가 인가된다. 또한, 초기화는 두개의 위상(phase)으로 세분화된다. 즉, 제어 신호("fast")는 제 1 위상에서 활성화되는 반면 제 2 위상에서 비활성화된다. 제어 신호("fast")가 활성화되는 제 1 위상 동안, 디지털 카운터(5)의 하위 비트는 비활성화되고 상위 비트는 곧바로 어드레싱된다.
이를 위해, 디지털 카운터(5)는 두개의 유니트, 즉, 도 6에 도시된 하위 n-비트 카운터(8)와 상위 m-비트 카운터(9)로 세분화된다.
제 1 위상에서, 신호("fast")가 활성화, 즉, 로직 "1"이 되며, 그 결과 전송 게이트(10,13)는 오픈되고 동시에 전송 게이트(11,12)는 닫힌다. 그 결과, 카운터에 대한 활성 신호(cen)는 곧장 전송 게이트(10)를 통해 상위 카운터(9)에 제공되며, 동시에 하위 카운터(8)는 비활성화된다.
그러므로, 상위 카운터(9)의 활성화로 인해, 카운터(5)는 표준 모드와 비교하여 뚜렷이 더 큰 단계(step)로 카운트하며, DLL은 원하는 출력 위상에 더욱 빠르게 접근한다. 만일 다음으로 제 2 위상에서 제어 신호("fast")가 비활성화, 즉, "0"으로 변화되면, 활성 신호(cen)는 전송 게이트(12)를 통해 하위 카운터(8)에 곧바로 스위칭되며, 하위 카운터(8)의 캐리 비트("count")는 전송 게이트(11)를 통해 상위 카운터(9)의 캐리 입력(cin)으로 스위칭된다.
그 결과, 모든 비트들이 활성화되며, 카운터(5)는 이에 대응하여 보다 작은 단계로 카운트한다. 그러면 DLL은 더 높은 시간적 분해능(higher temporal resolution)을 가지고 원하는 출력 위상을 조절할 수 있다.
도 5와 마찬가지로, 도 6에는 또한 클록 입력(clk-count)과 카운터(8,9)의 카운팅 방향에 대한 제어 입력(up), 카운터(8)와 카운터(9)에 각각 출력신호(count[n-1:0])와 출력 신호(count[m+n-1:n])를 공급하는 출력 터미널("countvalue")이 도시되어 있다.
도 5와 6에 도시된 현존 회로 장치의 경우, 제어 신호("fast")가 임의의 순간에 비활성화되었을 때 문제가 발생한다. 도 2(a)에 클록 신호(clk_count)가 도시되어 있고, 도 2(b)에 현존 회로 장치에 도시된 바와 같이, 도 2(a)에는 클록 신호(clk_count)가 도시되어 있고, 도 2(b)에 제어 신호("fast")가 도시되어 있다. 만일 도 2의 양방향 화살표(14)에 지시된 바와 같이, 제어 신호("fast")의 비활성화가 클록 신호의 레벨에서의 변화와 거의 또는 완전히 일치한다면, 카운터값(countvalue)이 불안정해질 수 있으며, 이는 전체 DLL이 더이상 내부 클록 신호(Ti)의 원하는 위상각을 조절할 수 없는 상태가 되게 한다.
그러므로, 본 발명의 목적은 카운터 제어 신호의 비활성화에 의한 카운터의 불안정이 없는 고속 동기(lock)를 가진 DLL 회로의 장애 없는 초기화를 위한 회로 장치를 설명하는 것이다.
도 1은 본 발명에 따른 회로 장치의 실시예를 도시한다.
도 2는 본 발명에 따른 회로 장치(2(c),2(d))와 현존 회로 장치(2(a),2(b))의 신호를 도시한다.
도 3(a) 내지 3(d)는 지연 회로의 가능한 구성을 도시한다.
도 4는 현존 회로 장치를 설명하는 블록 다이아그램을 도시한다.
도 5는 도 4의 회로 장치의 상세한 블록 다이아그램을 도시한다.
도 6은 도 5의 디지털 카운터(5)를 자세히 도시한다.
전술한 타입의 회로 장치의 경우, 이 목적은 본원 발명에 따라 제어 신호가 지연된 제어 신호로 변환되어 카운터 클록 신호의 상승에지에서 일정하게 유지된 다는 사실에 의해 이루어진다.본 발명의 개선점은 카운터 클록 신호를 제어 신호가 카운터 클록 신호의 상승 에지 바로 다음에 샘플링되는 지연된 클록 신호로 변환하는 지연 회로를 제공하는 것이다.
그러므로, 본 발명에 따른 회로 장치의 경우, 하강 에지가 임의의 순간에 발생할 수 있는 제어 신호("fast")가 카운터의 불안정을 일으키지 않는 순간에 에지가 발생하는 지연된 신호로 변환된다. 이를 위해, 우선적으로 카운터에 대해 지연된 클록 신호가 생성되며, 클록 신호의 상승 에지 바로 다음에서 제어 신호가 수용된다. 카운터에 대한 지연된 클록 신호의 하강 에지 동안, 지연된 제어 신호는 다음 샘플링 순간까지 일정하게 유지된다. 이 결과로 이루어진 효과는 지연된 제어 신호가 카운터 출력 신호에 영향을 미칠수 있는 동안 즉, 클록 신호의 상승 에지 동안 일정하게 유지되는 것이다. 바꾸어 말하면, 카운터의 안정된 동작이 본 발명에 따른 회로 장치에 의해 보장된다.
본 발명에 따른 회로 장치는 우선 지연 회로에 의해 카운터 클록 신호의 지연된 "카피(copy)"를 발생시킨다. 카운터에 대한 제어 신호는 상기 지연된 클록 신호와 함께 샘플링되고, 이 방식으로 지연된 제어 신호의 하강 에지는 카운터의 동작에 중요하지 않은 시간 범위로 시프팅된다.
바람직하게는 용량성 부하가 제공되지만, 마지막 인버터 단(invert stage)에는 부하가 없는 인버터 단들 또는 충분한 고주파 클록 신호로 트리거된 플립-플롭이 지연 회로에 유리하게 사용될 수 있다.
본 발명은 도면을 참조로 이하에서 상세히 설명된다.
도 4 내지 6과 2(a) 및 2(b)는 이미 설명되었다. 도면에서, 상호 대응되는 구조의 부분들은 각각 동일한 참조 기호를 사용한다. 도 1의 실시예에 대해, 도 6의 현존 카운터에 대응되는 구조의 부분들은 더 이상 설명하지 않는다.
도 1에 본 발명에 따른 회로 장치의 실시예가 도시되어 있는데, 여기에는 도6(및 도5)의 회로 장치에 추가적으로 지연 회로(15)가 제공되며, 지연 회로(15)는 클록 신호(clk_count)와 동일한 주파수이지만 시간적으로 지연된 신호인 지연된 클록 신호(clk_count_late)를 클록 신호(clk_count)로부터 발생시키며, 그 결과 지연된 클록 신호는 다소 나중에 발생한다. 상기 지연된 클록 신호는 로직 "0"에서 오픈되는 전송 게이트(16)과 로직 "1"에서 오픈되는 전송 게이트(17)에 공급되며, 상기 전송 게이트(17)는 제어 신호("fast")의 신호 경로에 위치한다. 전송 게이트(17)의 출력은 NOR 게이트(18)를 통해 인버터(20)의 입력에 접속되고 전송 게이트(16) 및 인버터(19)에 각각 접속되며, 지연된 제어 신호("fast_del")가 상기 인버터(20)의 출력에서 얻어진다. 이 회로 장치에서, 지연된 클록 신호(clk_count_late)는 "1" 또는 하이(high)인 동안 명백하게 제어 신호("fast")를 지연된 제어 신호("fast_del")로 스위칭하는 데 사용되고, "0" 또는 로우(low)인 동안은 지연된 제어 신호("fast_del")를 일정하게 유지하는데 사용된다.
바꾸어 말하면, 지연된 클록 신호(clk_count_late)는 클록 신호(clk_count)에 대해 Δt만큼 지연되고 도 2(c)에 도시된 신호 형태를 가지며, 지연된 제어 신호("fast_del")는 우선 대응하는 시간 A 동안 제어 신호와 일치되게 "1"이고 이 상태가 시간 B 동안 유지된 후, 중요하지 않은 시간 범위에서 로우 상태로 전이된다. 시간 C 동안, 지연된 제어 신호는 다시 제어 신호("fast")의 형태를 수용하고 그 다음 이를 유지한다.
리셋 후 시스템은 기본적으로 제어 신호("fast")가 하이 상태에 있는 모드에서 동작하기 때문에, "리셋"이 하이와 동일한 동안은 지연된 제어신호("fast_del")의 세팅은 게이트(18)와 통합된다.
도 3에 지연 회로(15)의 구성에 대한 다양한 실시예가 도시되어 있다. 지연 회로(15)는 예를 들면 짝수개의 인버터로 형성된 직렬 회로를 포함할 수 있고(도 3(a)), 인버터 사이에 용량성 로드가 제공될 수도 있으며(도 3(b)), 마지막 인버터 단계에는 제공되지 않을 수도 있다(도 3(c)). 유사하게, 인버터 대신 충분한 고주파수 클록 신호(clk)로 트리거된 플립-플롭으로 이루어진 디지털 회로에 의한 지연 회로(15)를 구현할 수도 있다(도 3(d)).
본 발명에 따른 고속 동기(lock)를 가진 DLL 회로의 장애 없는 초기화를 위한 회로 장치로 인해 카운터 제어 신호의 비활성화에 의한 카운터의 불안정화를 피할 수 있다.

Claims (9)

  1. - 온-칩 클록 신호(Ti)가 위상 검출기(2), 필터(3), 카운터 장치(5) 및 아날로그/디지털 변환기(6)를 통해 구동되는 지연 라인(1)에 의해 외부 클록 신호(Te)로 동기되며,
    - 상기 카운터 장치(5)는 지연 동기 루프(DLL) 회로를 조절하는데 걸리는 시간을 짧게 하기 위해 각각 카운터 클록 신호(clk_count)에 의해 트리거되고 제어 신호(fast)에 의해 선택적으로 활성화 및 비활성화될 수 있는 적어도 하나의 상위 카운터(9)와 하위 카운터(8)를 포함하는, 고속 동기를 가진 DLL 회로의 장애 없는 초기화를 위한 회로 장치에 있어서,
    - 상기 제어 신호(fast)는 상기 카운터 클록 신호(clk_count)의 상승 에지에서 일정하게 유지되는 지연된 제어 신호(fast_del)로 변환되는 것을 특징으로 하는 고속 동기를 가진 DLL 회로의 장애 없는 초기화를 위한 회로 장치.
  2. 제 1 항에 있어서, 상기 카운터 클록 신호(clk_count)를 지연된 클록 신호(clk_count_late)로 변환하는 지연 회로(15)를 포함하며, 이에 따라, 제어 신호(fast)가 카운터 클록 신호(clk_count)의 상승 에지 바로 다음에서 수용되는 것을 특징으로 하는 고속 동기를 가진 DLL 회로의 장애 없는 초기화를 위한 회로 장치.
  3. 제 2 항에 있어서, 제어 신호(fast)가 입력에 제공되는 전송 게이트(17)가 상기 지연 회로(15)의 뒷부분에 접속되는 것을 특징으로 하는 고속 동기를 가진 DLL 회로의 장애 없는 초기화를 위한 회로 장치.
  4. 제 3 항에 있어서, 상기 전송 게이트(17)의 출력과 인버터(19) 사이에 위치한 전송 게이트(16)가 상기 지연 회로(15)의 뒷부분에 접속되는 것을 특징으로 하는 고속 동기를 가진 DLL 회로의 장애 없는 초기화를 위한 회로 장치.
  5. 제 4 항에 있어서, 두개의 인버터(19,20) 사이의 접합부에 출력이 접속된 NOR 게이트(18)가 상기 전송 게이트(17)의 뒷부분에 접속되는 것을 특징으로 하는 고속 동기를 가진 DLL 회로의 장애 없는 초기화를 위한 회로 장치.
  6. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 지연 회로는 인버터를 포함하는 것을 특징으로 하는 고속 동기를 가진 DLL 회로의 장애 없는 초기화를 위한 회로 장치.
  7. 제 6 항에 있어서, 상기 인버터에는 용량성 부하가 제공되는 것을 특징으로 하는 고속 동기를 가진 DLL 회로의 장애 없는 초기화를 위한 회로 장치.
  8. 제 7 항에 있어서, 마지막 인버터 단에는 용량성 부하가 없는 것을 특징으로 하는 고속 동기를 가진 DLL 회로의 장애 없는 초기화를 위한 회로 장치.
  9. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 지연 회로는 플립-플롭으로 구성되는 것을 특징으로 하는 고속 동기를 가진 DLL 회로의 장애 없는 초기화를 위한 회로 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10120764B4 (de) * 2001-04-27 2004-12-23 Infineon Technologies Ag Schaltung zum Synchronisieren von Signalen beim Informationsaustausch zwischen Schaltkreisen
DE10149104B4 (de) 2001-10-05 2005-10-27 Infineon Technologies Ag Halbleiterbaustein zum Verarbeiten von Daten und Verfahren zum Erfassen eines Betriebszustandes
KR100527399B1 (ko) * 2002-05-10 2005-11-15 주식회사 하이닉스반도체 반도체메모리장치의 디엘엘구동회로
US7102402B2 (en) * 2002-05-23 2006-09-05 Intel Corporation Circuit to manage and lower clock inaccuracies of integrated circuits
JP4071604B2 (ja) * 2002-11-18 2008-04-02 株式会社ルネサステクノロジ クロック生成回路を備えた情報処理装置およびクロック遅延回路を備えた情報処理装置
KR100870422B1 (ko) * 2002-12-11 2008-11-26 주식회사 하이닉스반도체 패스트신호제어회로를 가지는 반도체메모리장치
US7421606B2 (en) 2004-05-18 2008-09-02 Micron Technology, Inc. DLL phase detection using advanced phase equalization
US7088156B2 (en) * 2004-08-31 2006-08-08 Micron Technology, Inc. Delay-locked loop having a pre-shift phase detector
US7428284B2 (en) * 2005-03-14 2008-09-23 Micron Technology, Inc. Phase detector and method providing rapid locking of delay-lock loops
US7282972B2 (en) * 2005-07-29 2007-10-16 Micron Technology, Inc. Bias generator with feedback control
TWI310633B (en) * 2005-08-31 2009-06-01 Via Tech Inc Clock loop circuit with community counters and metohd thereof
KR100849211B1 (ko) * 2006-10-04 2008-07-31 삼성전자주식회사 락 감지부를 구비하는 주파수 조절기 및 주파수 조절 방법
US10256800B1 (en) * 2018-06-12 2019-04-09 Winbond Electronics Corp. Delay-locked loop circuit and selection method of unit coarse delay thereof
CN111030679B (zh) * 2018-10-09 2023-03-07 华邦电子股份有限公司 延迟锁相回路电路及其单位粗延迟选择方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3688392B2 (ja) * 1996-05-31 2005-08-24 三菱電機株式会社 波形整形装置およびクロック供給装置
US5771264A (en) * 1996-08-29 1998-06-23 Altera Corporation Digital delay lock loop for clock signal frequency multiplication
JPH10173498A (ja) * 1996-12-12 1998-06-26 Mitsubishi Electric Corp 可変遅延回路
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
CA2204089C (en) * 1997-04-30 2001-08-07 Mosaid Technologies Incorporated Digital delay locked loop
US6137325A (en) * 1998-06-22 2000-10-24 Micron Technology, Inc. Device and methods in a delay locked loop for generating quadrature and other off-phase clocks with improved resolution

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