TW474066B - Circuit arrangement for the interference-free initialization of delay locked loop circuits with fast lock - Google Patents

Description

474066 A7 B7 五、發明說明（，） 本發明係關於一種具有快速鎖住功能之延遲鎖住回路 式電路（DLL電路）之無干擾起動所用之電路配置，其中 —晶片上之時脈（clock)信號藉由一種延遲線而與外部 之時脈信號同步，而延遲線是由相位偵測器.，濾波器， 計數元件和數位/類比轉換器所驅動， -計數元件包括至少一個高階（order)計數器及一個 低階計數器，其可由一値計數時脈信號所觸發且可藉由 一個控制信號交替地被驅動和去（de-)驅動，以便縮短 D L L調整時所需之時間。 在例如具有所諝Rambus介面之積體電路中，由外部餓 送至積體電路中之時脈信號在許多位置需要的。這須對 此種由外部饋入之時脈信號預先設定一種高的增益。然 而，此種高增益不可避免地會與相對應之延遲時間有關 。因此，内部時脈信號較佳是由外部時脈信號所産生 且在時間上以正確相位角偏移而在每一情況中饋送至積 體電路之這些需要此種時脈信號之位置處。 外部時脈信號轉換成具有所期望相位角之内部時脈信 號通常會在積體電路中造成問題。 請 先 閱 讀 背 面 之 注 意 事 項 再 填

頁 訂 線 經濟部智慧財產局員工消費合作社印製 來 用 是 其 奪 檸 結 之 置 配 路 f 1 ci 種1 示 表 圖 塊 方 以 圖 4 第 目 1 此線 成遲 達延 為之 。制 號控 信壓 脈電 時種 部一 内至 得送 獲饋 Θ 0 T T 號號 0 0 時時 部部 外外 此一 , 由的 信 脈 時 部 内線 之遲 步延 同之 Θ T 制 號控 信壓 脈電 時此 部則 外 ， 與的 種目1 1 供此 提了 可為 其 〇 •1 ， T 中號 一 以 能 信 制相 控由 種藉 此 〇 。生 的産 變所 5J 可 是 間 時 遲 延器 其測 使偵 S 立 驅相 來由 號地 信當 制適 控可 -»1 .ftru 種铖 器 波 濾 和 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 474066 A7 B7 五、發明說明（>) 位偵測器2，則電壓控制之延遲線1之輸出端處之內部時 脈信號Ti之相位首先與延遲線輸入端處之外部時脈信號 Te之相位相比較。一種表示此種比較結果之信號饋送至 濾波器3，其適當地包含一種低通濾波器組件，以便使該 電壓控制之延遲線1之延遲時間慢慢地移到所期望之大 小。 一種對應於第4圖之電路配置已詳細描述在Stefanos Sidiropoulos and Mark A. Horowitz, A Semidigital Dual Delay-Locked-Loop, IEEE Journal of Solid State Circuits， Volume 3 2, No. 11，November 1 997，Pages 1 683 - 1 692。 第5圖是一種電路配置，其是由上述文件所揭示之電 路配置所導出者。詳言之，第5圖顯示一種DLL電路， 其中相位偵測器2(其位於電壓控制之延遲線1之輸入和 輸出之間）之輸出是經由數位式低通濾波器4，數位式計 數器5和數位/類比轉換器6而連接至該電壓控制之延 遲線1之控制輸入端。數位式計數器5依據數位式低通 濾波器4之輸出信號位準而向上計數或向下計數。數位 式計數器5用之脈波信號clk_count由高頻外部時脈信號 Te所產生，該外部時脈信號Te藉由一個頻率除法器7而 往下除（divided)，其結果是該數位式計數器5可達到一 種低通濾波器之特性。 數位式計數器5之目前讀數藉助於數位/類比轉換器6 而轉換成類比控制信號delay_control，其最後會影響該 電壓控制之延遲線1之長度。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） - — — — I— -I — fill — I I (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製

^10、I ^1 ^1 ί 1· ϋ ϋ ϋ I 11 n ϋ -1 ϋ ·1· ϋ ϋ I n ϋ ϋ ϋ I I —8 I I n I I 474066 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（3 ) 在本發明之電路配置中，爲了在起動時使DLL調整所 需之時間縮短，須引入一種控制信號”fast”，其在起動時 間可觸發該數位式計數器5。此外，此種起動劃分成二個 相位：信號” fast”在第一相位中受到驅動但在第二相位中 被去（de-)驅動。在第一相位中，該控制信號”fast”受到驅 動，數位式計數器5之低階位元被去（de-)驅動而高階位 元則直接被定址。 就此目的而言，數位式計數器5劃分成二個單元，即， 低階η-位元計數器8和高階m-位元計數器9，如第6圖 所示。 在第一相位中，信號”fast”受驅動，即，其處於邏 輯”1”，結果是傳輸閘1〇導通（〇n)，而傳輸閘11和12則 截止（off)且傳輸閘13同樣是導通（on)。結果，計數器用 之驅動信號cen直接經由傳輸閘1 0而出現在高階計數器 9，而低階計數器8則被去（de-)驅動。 因此，由於高階計數器9受到驅動，則計數器5以較 一般操作模式時大很多之步階（step)來計數，且DLL接近 於所期望之輸出相位faster。若該控制信號” fast”隨後被 去驅動（即，被改變成”〇”），則在第二相位中此驅動信 號cen經由傳輸閘1 2直接切換至低階計數器8，而低階 計數器8之進位（carry)位元” count”經由傳輸閘.1 1切換至 高階計數器9之準位輸入端ci η。 結果，所有位元都被驅動，計數器5以較小之步階（step) 來計數。DLL因此能以較高之時間上之解析度來調整所 ------：---r-------- (請先閱讀背面之注意事項再填寫本頁) 訂 手籲丨丨—丨丨丨丨」丨丨丨 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4?4〇66 A7 B7 1、發明說明（4 ) 期望之輸出相位。 就像第5圖一樣，第6圖亦顯示計數器8、9之計數方 向用之時脈輸入端clk__C〇unt及控制輸入端up，其亦顯示 —些輸出端”countvalue”，以便提供計數器8用之輸出信 號count[n-l:0]及計數器9用之輸出信號count[m + n-l: η ] 0 在第5、6圖所示之現有之電路配置中，當控制信 號” f a s t ”在任意時刻被去（d e ·)驅動時是會發生問題的。第 2(a)圖是現有之電路配置之時脈信號clk_count之波形， 而第2(b)圖是控制信號”fast”之波形。若控制信號”fast” 之去驅動在時間上幾乎或完全與時脈信號位準之改變相 一致（如第2圖中之雙箭頭14所示），則在計數値 countvalue中會發生不穩定，這樣會使整個DLL處於一 種不能使內部時脈信號Ti調整成所期望之相位角此種狀 態中。 本發明之目的因此是設定一種具有快速鎖住功能之 DLL電路之無干擾起動所用之電路配置，其中由於計數 器控制信號之去驅動而可避免上述計數値之不穩定現 象。 在本文導言中所述型式之電路配置之情況中，本發明 之上述目的是藉由控制信號轉換成一種延遲之控制信號 而達成，該延遲之控制信號是利用計數器時脈信號之上 升邊緣而保持成定値。 本發明另外提供一種延遲電路，其使計數器時脈信號 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公S ) ------J------侧一----- (請先閱讀背面之注意事項再填寫本頁) 訂---------線丨 « 經濟部智慧財彦局員工消費合作社印製 474066 經濟部智慧財產局員工消費合作社印製 A7 B7 i、發明說明（r ) 轉換成延遲時脈信號，在計數器時脈信號之上升邊緣之 後的短暫時間內該控制信號藉由延遲時脈信號而被取樣 (sample)。 因此，在本發明之電路配置中，此控制信號”fast”（其 下降邊緣本來就可發生在任意時刻）轉換成一種延遲之 信號，其邊緣則發生在計數器不穩定情況不會發生之時 刻。爲了此一目的，則首先須產生一種延遲之時脈信號 以供此計數器使用，藉此延遲之時脈信號，則該控制信 號在時脈信號之上升邊緣之後的短時間內即被接收。在 該計數器用之延遲之時脈信號之邊緣下降時，該已延遲 之控制信號保持定値直至下一個取樣時刻爲止。這樣可 達成之效果是該已延遲之控制信號在其可影響計數器輸 出信號期間（即，時脈信號邊緣上升期間）保持定値。 換言之，藉本發明之電路配置可確保此計數器有穩定之 操作。 本發明之電路配置因此首先藉由一種延遲電路而產生 此計數器時脈信號之已延遲之〃複製（copy)〃。計數器用 之控制信號利用此已延遲之時脈信號而被取樣，以此方 式而延遲之控制信號之下降邊緣偏移至一種對此計數器 之操作而言並不是臨界（critical)狀況之時間範圍中。 反相級可有利地用在此種延遲電路中，其可適當地設 置一些電容性負載，最後一級之反相器應該不具有負 載，或可使用一些以足夠高頻之時脈信號來觸發之正反 器（flip-flop) 〇 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •--- - --- - - ------ (請先閱讀背面之注意事項再填寫本頁) 訂---------線— 474066 ， _-審卞—— 五、發明説明（έ) 本發明以下將參考圖式來詳述。圖式簡單說明’· 第1圖本發明之電路配置的一種實施例。 第2圖先前之電路配置之信號波形（第2(a)和2(b)圖） 以及本發明之電路配置之信號波形（第2(c)和2(d)圖）。 第3(a)至3(c)圖延遲電路之一些可能之組態。 第3(d)圖以正反器構成之延遲電路。 第4圖說明先前電路配置用之方塊圖。 第5圖是第4圖之電路配置之詳細方塊圖。 第6圖是第5圖之數位式計數器5之詳細方塊圖。 第4至6圖以及第2(a)和2(b)圖已在前貧中有所說明。 在這些圖式中，同樣之參考符號在每一情況中是用在互 相對應之結構化零件上。就第1圖之實施例而言，這些 與第6圖之計數器相對應之結構化零件將不再進一步說 明。 第1圖是本發明之電路配置之實施例，其中除了第6 圖（和第5圖）之電路配置之外，另有一種延遲電路15, 其可由時脈信號clk_count產生一種已延遲之時脈信號 clk_cout_late，其和時脈信號clk_count之頻率相同但在 時間上被延遲，結果是其發生得稍晚。此種已延遲之時 脈信號饋送至傳輸閘16 (其在邏輯”0”時導i )以及傳輸 閘1 7 (其在邏輯” 1”時導通），該傳輸閘1 7位於該控制信 號” fast”之信號路徑中。傳輸閘17之輸出端分別經由NOR 閘1 8以及傳輸閘1 6，反相器1 9而連接至反相器20之輸 入端，在反相器2 0之輸出端可得到一種已延遲之控制信 號” fas t_d el”。在此種電路配置中，在此種已延遲之時脈 474066 A7 B7 經濟部智慧財彥局員工消費合作社印製 五、發明說明（7) 信號clk_c〇unt_late在”1”或” high”時，則時脈信號 c 1 k _ c 〇 u n t _ 1 a t e是以透明之方式使控制信號” f a s t ”轉換成 已延遲之控制信號”fast_del”，而在該已延遲之時脈信號 clk_count_late是”0”或”low”時則可使此已延遲之控制信 號” f a s t _ d e 1 ”保持定値。 換言之，已延遲之時脈信號clk_count_late之波形被延 遲△ t且相對於時脈信號clk_C〇unt之關係已顯示在第2(c) 圖中，而該已延遲之控制信號” fast_d el”只有在其已在”1” 一段期間A (對應於控制信號）且維持一段時間B之後 的一段非臨界（noncritical)時間中才轉換至低狀態。在時 段C時該已延遲之控制信號又具有該控制信號” fast”之波 形且繼續保持著。 在重置（reset)之後，由於此系統基本上是在該控制信 號” fast”是在〃高〃狀態時之模式中操作，則該已延遲之 控制信號” fast_del”在”reset”等於”high”時之設定是整合 在閘1 8中。 第3圖顯示此延遲電路1 5之組態之一些實施例。延遲 電路1 5例如可包含由偶數個反相器所形成之串聯電路 (第3(a)圖），各反相器之間可設置電容性負載（第3(b) 圖），但最後一級反相器不設置此種電容性負載（第3 (〇 圖）。亦可不使用反相器而以正反器（flip-flop)所構成之 數位電路作爲此種延遲電路1 5，這些正反器是以足夠高 頻之時脈信號來觸發（第3(d)圖）。 請 先 閱 讀 背 之 注 意 事 項 再 填 %, 本、 頁 裝 訂 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 474066 A7 B7五、發明說明（J ) 符號說明 1…延遲線 2…相位偵測器 3…濾波器 4…數位式低通濾波器 5…數位式計數器 6…數位/類比轉換器 7…頻率除法器 8…低階η-位元計數器 9…高階m-位元計數器 10，11，12，13〜傳輸閘 1 5…延遲電路 1 6，1 7…傳輸閘 1 8…反或閘 19,20···反相器 -ϋ ·ϋ ϋ 1>1 ϋ 1· n I 11 I · n ·1 V (請先閱讀背面之注意事項再填寫本頁) 線- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 474066 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1· 一種具有快速鎖住功能之延遲鎖住回路式（DLL)電路 之無干擾起動所用之電路配置，其包括： 一晶片上之時脈信號（Ti)是藉由一由相位偵測器（2)、濾 波器（3)、計數元件（5)及數位/類比轉換器（6)所驅動之 延遲線（1)而與外部時脈信號（Te)同步， 一計數元件（5)含有至少一個高階計數器（9)及一個低階 計數器（8)，其可分別被計數器時脈信號（clk_C〇uiit)所 觸發且可藉由控制信號（fast)交替地被驅動及去（de-) 驅動，以便使調整D L L所需之時間縮短，其特徵爲： 一該控制信號（fast)轉換成一已延遲之控制信號 (fast_del)，其利用計數器時脈信號（clk_count)之上升 邊緣來保持成定値。 2 .如申請專利範圍第1項之電路配置，其中具有一個延 遲電路（15)，其將計數器時脈信號（clk_c〇unt)轉換成已 延遲之時脈信號（clk_count_late)，則該控制信號（fast) 可在計數器時脈信號（clk_C0Unt)之上升邊緣之後的短 時間內被接收。 3 .如申請專利範圍第2項之電路配置，其中有一傳輸閘 (17)(其輸入端施加該控制信號（fast))連接在該延遲 電路（15)之下游（downstream)。 4 ·如申請專利範圍第3項之電路配置，其中另一傳輸閘 (16)(其位於傳輸閘（17)之輸出端和反相器（19)之間） 連接在延遲電路（15)之下游。 5 ·如申請專利範圍第4項之電路配置，其中有一個NOR -1 1 - -------Λ--------裝；-- ^备 (請先閱讀背面之注意事項再填寫本頁) .- --線· 肩 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 474066 A8 B8 C8 D8 六、申請專利範圍 ..-Γ » ' . · _ 閘（18)(其端出端連接至二個反相器（19, 20)之間之連 接點）是連接在傳輸閘（17)之下游。 6.如申請專利範圍第2至5項中任一項之電路配置，其 中該延遲電路包含一些反相器（第3(a)圖）。 7·如申請專利範圍第6項之電路配置，其中這些反相器 設置一種電容性負載（第3(b)圖）。 8 ·如申請專利範圍第7項之電路配置，其中最後一級之 反相器不設置電容性負載（第3(c)圖）。 9 ·如申請專利範圍第2至5項中任一項之電路配置，其 中該延遲電路由正反器所構成（第3(d)圖）。 (請先閱讀背面之注意事項再填寫本頁) ϋ i_l n ϋ ϋ ϋ > · 1.— I ϋ It 經濟部智慧財產局員工消費合作社印制衣 線i——Ί------------------ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）