DE10120764B4

DE10120764B4 - Schaltung zum Synchronisieren von Signalen beim Informationsaustausch zwischen Schaltkreisen

Info

Publication number: DE10120764B4
Application number: DE10120764A
Authority: DE
Inventors: Reidar Stief; Markus Rohleder
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-04-27
Filing date: 2001-04-27
Publication date: 2004-12-23
Anticipated expiration: 2021-04-28
Also published as: US20020158677A1; DE10120764A1; US6774688B2

Abstract

Schaltung zum Synchronisieren von Signalen beim Informationsaustausch zwischen Schaltkreisen, insbesondere zwischen Computer-Chips, eines Systems von Schaltkreisen, mit einem DLL(Delay Locked Loop)-Schaltkreis zum Synchronisieren des internen Takts zwischen einem jeweiligen Schaltkreis und dem externen Takt des Schaltkreis-Systems nach Maßgabe der Phasendifferenz zwischen diesen beiden Takten in Abhängigkeit von Phasenänderungen der Signale,
wobei die Ansprechempfindlichkeit des DLL-Schaltkreises durch einen Filter (10) festgelegt ist, der eine erneute Synchronisation erst nach Eintreffen einer Mehrzahl von Phasenänderungs-Ereignissen freigibt,
wobei der Filter (10) zur Einstellung der Ansprechempfindlichkeit des DLL-Schaltkreises veränderbar ausgelegt ist,
wobei der Filter (10) mehrere Zähler (11 bis 14) zur Erzeugung eines Synchronisationsfreigabesignals umfasst,
wobei ein Logikschaltkreis (15, 16) zum Aktivieren/Deaktivieren der Zähler (11 bis 14) vorgesehen ist,
wobei der Logikschaltkreis (15, 16) Transfergatter (17 bis 20) zum gezielten Ein-/Ausschalten der Zähler (11 bis 14) aufweist,
wobei die Transfergatter (17 bis 20) dazu ausgelegt sind, einen bestimmten...

Description

Die Erfindung betrifft eine Schaltung zum Synchronisieren vonAktivieren Signalen beim Informationsaustausch zwischen Schaltkreisen gemäß dem Oberbegriff des Patentanspruchs 1 bzw. 2.

Computer-Chips werden mit immer schnelleren Taktfrequenzen betrieben. Der Informationsaustausch zwischen den Computer-Chips erfolgt mit Signalen, die festgelegte Zeitvorgaben (Timing-Spezifikationen) einhalten müssen. Die dabei zur Verfügung stehenden Zeitreserven (Timing Margins) nehmen bei zunehmend schnelleren Taktfrequenzen ab. Die im Rahmen des Informationsaustauschs zwischen den Computer-Chips übertragenen Signale müssen daher mit zunehmend schnelleren Taktfrequenzen immer genauer in bezug aufeinander synchronisiert werden.

Die angesprochene Synchronisation übernimmt ein auf dem jeweiligen Computer-Chip implementierter Delay-Locked-Loop-Schaltkreis (im folgenden kurz als DLL-Schaltkreis bezeichnet). Der DLL-Schaltkreis synchronisiert den Computer-Chip-internen Takt mit dem Takt des Schaltkreis Systems bzw. des Systems von Computer-Chips. Der DLL-Schaltkreis umfasst hierzu einen Phasendetektor, der die Phasendifferenz zwischen dem internen Takt des Computer-Chips und dem externen Takt des Gesamtsystems bestimmt. Ferner umfasst der DLL-Schaltkreis variable Verzögerungsglieder (im folgenden auch als VCDL bezeichnet), die je nach Bedarf zu- bzw. abgeschaltet werden.

Damit der DLL-Schaltkreis nicht bei jeder Phasenänderung, welche prinzipiell in jedem Taktzyklus auftreten kann, Verzögerungsglieder zu- oder abschaltet, ist im DLL-Schaltkreis ein Filter vorgesehen. Funktion dieses Filters ist, erst nach mehrmaligem Eintreffen eines Eingangssignals ein Ausgangssignal zu treiben und damit erst nach einer bestimmten Anzahl von Taktzyklen die Synchronisation durch den DLL-Schaltkreis auszulösen. Der Filter ist in der Regel auf Grundlage mehrerer Zähler implementiert und er bestimmt, wie vorstehend angesprochen, die Empfindlichkeit des DLL-Schaltkreises auf Phasenänderungen. Die Anzahl der Zähler im Filter hängt vom speziellen Computer-Chip und dem Gesamtsystem von Computer-Chips ab und bildet bislang eine invariable Größe.

Aus DE 198 30 571 ist eine integrierte Schaltung bekannt, die eine Steuereinheit zum Erzeugen eines internen Taktsignals aus einem externen Taktsignal, und eine Phasenverschiebungseinheit aufweist, die abhängig von einer kapazitiven Last an einem Datenausgang eine Phasenverschiebung des internen Taktsignals ermöglicht.

Aus EP 0 762 262 A1 ist eine Schaltung zur Erzeugung eines Taktsignals (PLL-Schaltung) bekannt, die Transfergatter in Form von n-/p-FET-Kombinationen aufweist.

Aus US 6 031 429 ist eine Schaltungsanordnung und ein Verfahren zur Reduzierung der Lock-In-Zeit einer Phase-Locked-Loop-Schaltung und einer Delay-Locked-Loop-Schaltung bekannt. Zur Reduzierung der Lock-In-Zeit wird ein Pulsgenerator verwendet, der bei Erkennen eines Einschaltvorganges einen großen Aufladestrom erzeugt. Mit dem Aufladestrom wird ein Kondensator, der als Tiefpass einer PLL-Schaltung verwendet wird, schneller aufgeladen. Auf diese Weise wird die Tiefpassfunktion beim Einschalten der DLL-Schaltung zeitlich verzögert.

Aus DE 199 10 885 A1 ist eine Schaltungsanordnung zum störungsfreien Initialisieren einer Delay-Locked-Loop-Schaltung mit einer Phase-Locked-Funktion bekannt. Die DLL-Schaltung weist eine spannungsgesteuerte Verzögerungsleitung auf, die durch ein Steuersignal in der Verzögerungszeit variierbar ist. Das Steuersignal wird von einem Phasendetektor und einem Filter erzeugt. Das Filter weist einen Tiefpassanteil auf, um die Verzögerungszeit langsam auf die gewünschte Länge zu bringen. Das Filter wird über einen Tiefpass, einen digitalen Zähler und einen A/D-Konverter realisiert. Der Zähler weist einen niederwertigen N-Bit-Zähler und einen höherwertigen N-Bit-Zähler auf. Zudem ist eine Logikschaltung bestehend aus mehreren Transfergattern vorgesehen, über die in einer ersten Phase der niederwertige Zähler abgeschaltet und nur der höherwertige Zähler aktiviert wird. Damit zählt in Folge der Aktivierung des höherwertigen Zählers der Zähler im Vergleich zu einem normalen Betriebsmodus in deutlich größeren Schritten und die DLL-Schaltung nähert sich schneller der gewünschten Ausgangsphase an. Abschließend wird in einer zweiten Phase der niederwertige Zähler aktiviert und das Übertragungsbit des niederwertigen Zählers über ein Transfergatter auf einen Eingang des höherwertigen Zählers durchgeschaltet.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Synchronisationsschaltung der eingangs genannten Art zu schaffen, die eine erhöhte Flexibilität bei der Einstellung der Empfindlichkeit auf Phasenänderungen zu reagieren ermöglicht.

Gelöst wird diese Aufgabe durch die jeweiligen Merkmale der Ansprüche 1 und 2. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Demnach ist das im DLL-Schaltkreis enthaltene Filter veränderbar ausgelegt. Das Filter weist mehrere Zähler zur Erzeugung eines Synchronisationsfreigabesignals und einen Logikschaltkreis zum Aktivieren/Deaktivieren der Zähler auf.

Eine wesentliche Rolle spielt die Einstellung der Empfindlichkeit des DLL-Schaltkreises auf Phasenänderungen von Eingangssignalen im Vorfeld der Freigabe von Computer-Chips bzw. allgemein von Schaltkreisen, die eine Synchronisation erfordern, um die Synchronisation vor dem Regelbetrieb mit festgelegter Ansprechempfindlichkeit gezielt auf die benötigte Ansprechempfindlichkeit einzustellen. Sobald diese Einstellung erfolgt ist, kann der Logikschaltkreis zum Einstellen der Ansprechempfindlichkeit des DLL-Schaltkreises, gegebenenfalls über Fuses außer Kraft gesetzt werden.

Neben dem hauptsächlichen Vorteil, demnach die Synchronisation zwischen Computer-Chips eines Systems von Computer-Chips im Vorfeld des Regelbetriebs optimal eingestellt werden kann, ergibt sich der weitere Vorteil einer Reduzierung der Verriegelungszeit bzw. Lockzeit des DLL-Schaltkreises, d.h. einer Reduzierung der Dauer bis zur Einphasung des DLL-Schaltkreises. Ferner wird eine Regulierung des DLL-Stromverbrauchs erzielt, der maßgeblich durch die Anzahl der Zeitverzögerungsänderungen pro Zeiteinheit bestimmt ist und aufgrund der erfindungsgemäß nur teilweise aktivierten Filterbestandteile geringer ist als im Fall eines konstanten Betriebs sämtlicher Filterbestandteile. Schließlich gewährleistet die ausgestaltete Synchronisationsschaltung eine Optimierung der Regelgeschwindigkeit des Gesamtsystem aus Schaltkreisen bzw. Computer-Chips.

Beim Aufbau des Filters aus mehreren Zählern lässt sich deren Aktivierung/Deaktivierung zur Änderung der Filtercharakteristik ohne großen Aufwand über ein Transfergatter erzielen, das dem jeweiligen Zähler des Filters vorgeschaltet ist. Das Transfergatter ist dazu ausgelegt, einen bestimmten Zähler oder eine Gruppe von Zählern ein-/auszuschalten, während die übrigen Zähler bzw. der übrige Zähler eingeschaltet bleiben bzw. bleibt. Implementiert werden kann das Transfergatter in kostengünstiger Weise über eine n-/p-FET-Kombination.

Nachfolgend wird die Erfindung anhand der Zeichnung beispielhaft näher erläutert; in dieser zeigen:
1 schematisch den grundsätzlichen Aufbau eines DLL-Schaltkreises,
2 schematisch eine Ausführungsform des vorteilhaft veränderbaren Filters des DLL-Schaltkreises von 1,
3 eine weitere Ausführungsform des vorteilhaft veränderbaren Filters des DLL-Schaltkreises von 1, und
4 eine Ausführungsform eines Transfergatters zum gezielten Ein-/Ausschalten von Zählern des Filters von 2 bzw. 3.
1 zeigt schematisch den allgemeinen Aufbau eines DLL-Schaltkreises zur Synchronisation von Signalen beim Informationsaustausch zwischen Schaltkreisen. Der DLL-Schaltkreis dient im einzelnen zur Synchronisation des internen Takts zwischen einem jeweiligen Schaltkreis, beispielsweise einem Computer-Chip und dem externen Takt des System aus den mehreren Schaltkreisen bzw. Computer-Chips nach Maßgabe der Phasendifferenz zwischen diesen beiden Takten abhängig von Phasenänderungen der synchronisierten Signale. Zu diesem Zweck umfasst der DLL-Schaltkreis neben einem ersten unveränderlichen Verzögerungsglied T_I am Eingang des Schaltkreises und einem unveränderlichen Verzögerungsglied T₀ am Ausgang des Schaltkreises zwischen diesen beiden unveränderlichen Verzögerungsgliedern T_I, T₀ variable Verzögerungsglieder, die mit VCDL bezeichnet sind.
Die Ansprechempfindlichkeit des DLL-Schaltkreises wird durch einen Filter 10 festgelegt, dessen Ausgangssignal die Verzögerungsglieder VCDL beaufschlagt und der eingangsseitig von einem Phasendetektor PD beaufschlagt ist. Der Phasendetektor PD seinerseits ist eingangsseitig vom Ausgang des unveränderlichen Verzögerungsglieds T_I und andererseits über ein weiteres Verzögerungsglied dT von den Verzögerungsgliedern VCDL beaufschlagt.
Die Funktion des Filters 10 besteht darin, erst nach einem festgelegten mehrmaligen Eintreffen eines Eingangssignals ein Ausgangssignal zu treiben und damit die Ansprechempfindlichkeit des DLL-Schaltkreises zu bestimmen.
Üblicherweise wird der Filter 10 mit mehreren Zählern realisiert, die in Serie geschaltet und von dem Ausgangssignal des Phasendetektors PD durchlaufen werden. Eine derartige Implementierung des Zählers 10, jedoch mit variabler Auslegung der Filtercharakteristik des Filters 10 ist in 2 gezeigt. Demnach umfasst der Filter 10 vier Zähler 11, 12, 13 und 14. Die Zähler 11 bis 14 sind in Reihe zwischen den Eingang und den Ausgang des Filters 10 geschaltet. Insofern entspricht der Aufbau des Filters 10 dem Aufbau bisheriger Filter in DLL-Schaltkreisen. Abweichend hiervon ist vorgesehen, in einem Testmodus, der der Einstellung der Ansprechempfindlichkeit des DLL-Schaltkreises dient, gezielt einen oder mehreren der Zähler 11 bis 14 ein- bzw. auszuschalten, um die Synchronisation, den Regelbetrieb mit festgelegter Ansprechempfindlichkeit der Schaltung zu optimieren.
Bei der in 2 gezeigten Ausführungsform des Filters 10 ist ein Logikschaltkreis vorgesehen, der das gezielte Ein-/Ausschalten der Zähler 11 bis 14 übernimmt. Dieser Logikschaltkreis umfasst eine erste Logikeinheit 15, die durch ein Testmodussignal TM steuerbar ist, und deren vier Ausgänge den Zählern 11, 12, 13 und 14 zugeordnet sind. Außerdem umfasst der Logikschaltkreis eine zweite Logikeinheit 16 vor dem Ausgang des Filters 10 und vier Transfergatter 17, 18, 19 und 20 an den Eingängen der Zähler 11 bis 14. Das Steuerungssignal von jedem Transfergatter 17 bis 20 wird von jeweils einem Ausgangssignal der ersten Logikeinheit 15 beaufschlagt. Ferner weisen die vier Transfergatter 17 bis 20 Ausgänge auf, die entweder mit vier Eingängen der Logikeinheit 16, oder mit den nachfolgenden Zählern (11 bis 14) verbunden sind.
Die Funktionsweise dieses Logikschaltkreises sieht vor, dass von der Logikeinheit 15 ausgehende Signale die Transfergatter 17 bis 20 vor den Zählern 11 bis 14 durchschalten oder nicht durchschalten. Wenn ein Transfergatter zum nachgeschalteten Zähler durchgeschaltet wird, sind z.B. nur die Transfergatter 17 und 18 zu den nachgeschalteten Zählern durchgeschaltet, die Transfergatter 19 und 20 dagegen nicht, so dass lediglich die beiden ersten Zähler 11 und 12 im Filter 10 aktiv sind. Dies bewirkt eine größere Empfindlichkeit als im Fall, dass sämtliche vier Zähler 11 bis 14 aktiv bzw. deren Transfergatter durchgeschaltet sind.
Eine alternative Ausführungsform des Filters 10 von 2 ist in 3 gezeigt. Dieser Filter umfasst drei in Serie geschaltete Zähler 21, 22 und 23, denen wiederum jeweils ein Transfergatter 24, 25 bzw. 26 vorgeschaltet ist. Der Logikschaltkreis bei dieser Ausführungsform besteht aus einer vom Testmodus-Signal TM gesteuerten Logikeinheit 27 zur Ansteuerung der Transfergatter 24, 25 und 26 sowie den jeweiligen Zählern 21, 22, 23 nachgeschaltete Logikeinheiten 28, 29 und 30, die jeweils von einem Ausgangssignal des zugehörigen Transfergatters 24, 25 bzw. 26 beaufschlagt sind.
Die Funktionsweise dieses Filters 10 sieht vor, dass die Logikeinheit 27 mittels Transfergatter die Zähler ein- bzw. ausschalten kann. Beispielsweise den Zähler 22 mittels des Transfergatters 25.
Die in 2 und 3 gezeigten Ausführungsformen des Filters 10 sind nicht auf die genannten Anzahlen von vier bzw. drei Zähler beschränkt. Außerdem zeigen 2 und 3 nur beispielhafte Ausführungsformen der Logikansteuerung der Zähler des Filters.
4 zeigt schematisch ein Beispiel einer Ausführungsform eines Transfergatters, das im vorteilhaft ausgebildeten Filter 10 zum Einsatz kommt. Demnach umfasst das Transfergatter eine n-/p-FET-Kombination mit einem n-FET 31 und einem p-FET 32.

Claims

Schaltung zum Synchronisieren von Signalen beim Informationsaustausch zwischen Schaltkreisen, insbesondere zwischen Computer-Chips, eines Systems von Schaltkreisen, mit einem DLL(Delay Locked Loop)-Schaltkreis zum Synchronisieren des internen Takts zwischen einem jeweiligen Schaltkreis und dem externen Takt des Schaltkreis-Systems nach Maßgabe der Phasendifferenz zwischen diesen beiden Takten in Abhängigkeit von Phasenänderungen der Signale, wobei die Ansprechempfindlichkeit des DLL-Schaltkreises durch einen Filter (10) festgelegt ist, der eine erneute Synchronisation erst nach Eintreffen einer Mehrzahl von Phasenänderungs-Ereignissen freigibt, wobei der Filter (10) zur Einstellung der Ansprechempfindlichkeit des DLL-Schaltkreises veränderbar ausgelegt ist, wobei der Filter (10) mehrere Zähler (11 bis 14) zur Erzeugung eines Synchronisationsfreigabesignals umfasst, wobei ein Logikschaltkreis (15, 16) zum Aktivieren/Deaktivieren der Zähler (11 bis 14) vorgesehen ist, wobei der Logikschaltkreis (15, 16) Transfergatter (17 bis 20) zum gezielten Ein-/Ausschalten der Zähler (11 bis 14) aufweist, wobei die Transfergatter (17 bis 20) dazu ausgelegt sind, einen bestimmten Zähler oder eine Gruppe von Zählern ein-/auszuschalten, während die übrigen Zähler bzw. der übrige Zähler eingeschaltet bleiben bzw. bleibt, und wobei die Zähler (11, 12, 13, 14) über die Transfergatter (17, 18, 19, 20) miteinander in Serie verbindbar sind, dadurch gekennzeichnet, dass der Logikschaltkreis (15, 16) eine erste Logikeinheit (15) aufweist, dass die Transfergatter (17, 18, 19, 20) mit Ausgangssignalen der ersten Logikeinheit (15) beaufschlagt sind, dass jedes Transfergatter jeweils mit einem der Zähler (11, 12, 13, 14) oder mit einer zweiten Logikeinheit (16) des Logikschaltkreises (15, 16) verbindbar ist, und dass die zweite Logikeinheit (16) ein Ausgangssignal erzeugt, das der DLL-Schaltung zugeführt wird.
Schaltung zum Synchronisieren von Signalen beim Informationsaustausch zwischen Schaltkreisen, insbesondere zwischen Computer-Chips, eines Systems von Schaltkreisen, mit einem DLL(Delay Locked Loop)-Schaltkreis zum Synchronisieren des internen Takts zwischen einem jeweiligen Schaltkreis und dem externen Takt des Schaltkreis-Systems nach Maßgabe der Phasendifferenz zwischen diesen beiden Takten in Abhängigkeit von Phasenänderungen der Signale, wobei die Ansprechempfindlichkeit des DLL-Schaltkreises durch einen Filter (10) festgelegt ist, der eine erneute Synchronisation erst nach Eintreffen einer Mehrzahl von Phasenänderungs-Ereignissen freigibt, wobei der Filter (10) zur Einstellung der Ansprechempfindlichkeit des DLL-Schaltkreises veränderbar ausgelegt ist, wobei der Filter (10) mehrere Zähler (21, 22, 23) zur Erzeugung eines Synchronisationsfreigabesignals umfasst, wobei ein Logikschaltkreis (27 bis 30) zum Aktivieren/Deaktivieren der Zähler (21, 22, 23) vorgesehen ist, wobei der Logikschaltkreis (27 bis 30) Transfergatter (24, 25, 26) zum gezielten Ein-/Ausschalten der Zähler (21, 22, 23) aufweist, wobei die Transfergatter (24, 25, 26) dazu ausgelegt sind, einen bestimmten Zähler oder eine Gruppe von Zählern ein-/auszuschalten, während die übrigen Zähler bzw. der übrige Zähler eingeschaltet bleiben bzw. bleibt, und wobei die Zähler (21, 22, 23) über die Transfergatter (24, 25, 26) miteinander in Serie verbindbar sind, dadurch gekennzeichnet, dass der Logikschaltkreis (27 bis 30) eine erste Logikeinheit (27) aufweist, dass die Transfergatter (24, 25, 26) mit Ausgangssignalen der ersten Logikeinheit (27) beaufschlagt sind, dass jedes Transfergatter jeweils mit einem der Zähler (21, 22, 23) oder mit jeweils einer weiteren Logikeinheit (28, 29, 30) des Logikschaltkreises (27 bis 30) verbindbar ist, dass jede weitere mit Ausnahme der letzen Logikeinheit (28, 29, 30) mit einem jeweils nachfolgenden Transfergatter (25, 26) verbunden ist, und dass die letzte Logikeinheit (30) ein Ausgangssignal für die DLL-Schaltung erzeugt.
Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Logikschaltkreis (15, 16; 27 bis 30) zur Optimierung der Synchronisation vor dem Regelbetrieb mit festgelegter Ansprechempfindlichkeit der Schaltung in einen Testmode zur Einstellung der Ansprechempfindlichkeit versetzbar ist.
Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Transfergatter (17 bis 20; 24, 25, 26) eine n-/p-FET-Kombination (31, 32) umfasst.