DE102005051770A1

DE102005051770A1 - Verfahren und Vorrichtung zum Umschalten der Frequenz eines Systemtakts

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Publication number: DE102005051770A1
Application number: DE102005051770A
Authority: DE
Inventors: Yen-Yu Lin
Original assignee: MediaTek Inc
Current assignee: MediaTek Inc
Priority date: 2004-10-29
Filing date: 2005-10-28
Publication date: 2006-05-04
Also published as: TWI262653B; TW200614678A; US20060091918A1; US7262644B2

Abstract

Eine Systemtaktschaltvorrichtung (700, 1400), umfassend eine Taktquelle (710) zum Bereitstellen eines Referenztaktsignals; einen elektrisch mit der Taktquelle (710) verbundenen Frequenzteiler (720, 800, 1300) zum Teilen des Referenztaktsignals, um ein Frequenz-geteiltes Signal und ein Systemtaktsignal zu erzeugen; und einen elektrisch mit dem Frequenzteiler (720, 800, 1300) verbundenen Freigabesignalgenerator (730, 1430) zum Teilen des Frequenz-geteilten Signals, um wenigstens ein Freigabesignal zu erzeugen. Der Frequenzteiler (720, 800, 1300) schaltet die Frequenz des Systemtaktsignals zu einer Zeitperiode, die mit einer Impulsflanke des Frequenz-geteilten Signals korrespondiert.

Description

Die Erfindung betrifft Verfahren und Vorrichtungen zum Schalten eines Systemtaktsignals gemäß den Oberbegriffen der Patentansprüche 1, 12, 25 und 34.

In einem synchronisierten Schaltkreis arbeitet jedes individuelle Modul oder jede individuelle Komponente entsprechend einem Systemtaktsignal. Im Stand der Technik wird ein phasengekoppelter Regelkreis (PLL) oder ein digitaler Frequenzteiler eingesetzt, um die Frequenz des Systemtaktsignals zu verändern oder zu schalten. Der synchronisierte Schaltkreis benutzt typischerweise auch ein oder mehrere Freigabesignale mit einer festen Frequenz, um die Systemfunktionalitäten zu erhalten. Wenn das Freigabesignal abdriftet, ist die Leistungsfähigkeit des synchronisierten Schaltkreises merklich herabgesetzt.

Wenn der PLL die Frequenz eines Ausgabetaktsignals schaltet, ist eine Einschwingzeit notwendig, damit die Frequenz des Ausgabetaktsignals wieder einen stabilen Zustand erreicht. Während der Einschwingzeit driftet das Freigabesignal oft ab, da die Frequenz des von der PLL erzeugten Ausgabetaktsignals nicht stabil ist. Auf der anderen Seite kann der Einsatz des digitalen Frequenzteilers auch ein Abdriften des Freigabesignals dadurch verursachen, dass das Freigabesignal im Allgemeinen von einem Zähler erzeugt wird.

In diesem Sinne zielt diese Erfindung darauf ab, Systemtaktschaltvorrichtungen und die dazugehörigen Verfahren bereitzustellen, die es ermöglichen, das Abdriften des Freigabesignals während des Schaltens der Frequenz des Systemtaktsignals zu vermeiden.

Dies wird mit Vorrichtungen und Verfahren entsprechend der Patentansprüche 1, 12, 25 und 34 erreicht. Die abhängigen Pa tentansprüche betreffen korrespondierende Weiterentwicklungen und Verbesserungen.

Wie noch genauer aus der detaillierten nachfolgenden Beschreibung zu sehen sein wird, umfassen die beanspruchten Systemtaktschaltvorrichtungen einen Frequenzteiler, der eine Frequenz des Systemtaktsignals während einer Zeitperiode, die mit einer Impulsflanke eines frequenz-geteilten von dem Frequenzteiler erzeugten Signals korrespondiert, oder während einer Zeitperiode, die mit einer Impulsflanke eines von einem Freigabesignalgenerator erzeugten Freigabesignals korrespondiert, schaltet.

Zusätzlich umfasst ein beanspruchtes Verfahren zum Schalten einer Frequenz eines Systemtaktsignals: Bereitstellen eines Referenztaktsignals; Teilen des Referenztaktsignals, um ein frequenz-geteiltes Signal zu erzeugen; Erzeugen eines Systemtaktsignals entsprechend dem Referenztaktsignal; Teilen des frequenz-geteilten Signals, um wenigstens ein Freigabesignal zu erzeugen; und Schalten der Frequenz des Systemtaktsignals während einer Zeitperiode, die mit einer Impulsflanke des frequenz-geteilten Signals korrespondiert, oder während einer Zeitperiode, die mit der Impulsflanke des Freigabesignals korrespondiert.

Im Folgenden wird die Erfindung unter Bezugnahme auf die beigefügten Zeichnungen anhand von Beispielen näher beschrieben.

1 ist ein Blockdiagramm einer herkömmlichen Systemtakterzeugungsvorrichtung, die einen PLL einsetzt, um die Frequenz des Systemtaktsignals zu ändern,

2 ist ein Blockdiagramm einer herkömmlichen Systemtakterzeugungsvorrichtung, die einen digitalen Frequenzteiler verwendet, um die Frequenz des Systemtaktsignals zu ändern,

3 ist ein Zeitdiagramm des Freigabesignals mit einer verlängerten Periode,

4 ist ein Zeitdiagramm des Freigabesignals mit einer verkürzten Periode,

5 ist ein Blockdiagramm einer Systemtaktschaltvorrichtung entsprechend einer ersten Ausführungsform,

6 ist ein Zeitdiagramm der Systemtaktschaltvorrichtung aus 5,

7 ist eine Systemtaktschaltvorrichtung entsprechend einer zweiten Ausführungsform,

8 ist ein Blockdiagramm des Frequenzteilers aus 7 entsprechend einer ersten Ausführungsform,

9 bis 12 sind unterschiedliche Zeitdiagramme des Frequenzteilers aus 8,

13 ist ein Blockdiagramm des Frequenzteilers aus 7 entsprechend einer zweiten Ausführungsform,

14. ist ein Blockdiagramm einer Systemtaktschaltvorrichtung entsprechend einer dritten Ausführungsform,

15 ist ein Blockdiagramm einer Systemtaktschaltvorrichtung entsprechend einer vierten Ausführungsform, und

16 und 17 sind Blockdiagramme verschiedener Ausführungsformen des Frequenzteilers aus 15.

In einem synchronisierten Schaltkreis arbeitet jedes individuelle Modul oder jede individuelle Komponente synchron zu einem Systemtaktsignal. Der synchronisierte Schaltkreis kann die Frequenz des Systemtaktsignals ändern oder umschalten, um unterschiedlichen Arbeitsbedingungen zu erfüllen. Zum Beispiel kann die Leistungsaufnahme durch Absenken der Frequenz des Systemtaktsignals verringert werden. Im Stand der Technik wird typischerweise ein phasengekoppelter Regelkreis (PLL) oder ein digitaler Frequenzteiler verwendet, um die Frequenz des Systemtaktsignals zu ändern oder umzuschalten.

Zusätzlich zum Systemtaktsignal verwendet der synchronisierte Schaltkreis ein oder mehrere Freigabesignale mit festgelegter Frequenz, um die Systemfunktionalitäten zu erhalten. Zum Beispiel erfordert ein GSM Kommunikationssystem ein Freigabesignal QBIT_EN zur Bestimmung des Zeitablaufes von Signalübertragung und -empfang. Wenn das Freigabesignal abdriftet, werden die Kommunikationsqualität und Leistungsfähigkeit des GSM-Systems deutlich verschlechtert.

Wie vorhin erwähnt wird der PLL weithin verwendet, um Frequenzen des Systemtaktsignals im Stand der Technik zu schalten. Wie in der Technik bekannt ist, ist eine Einschwingzeit erforderlich, in der die Frequenz des Ausgabetaktsignals wieder einen stabilen Zustand erreicht, wenn der PLL die Frequenz des Ausgabetaktsignals schaltet. Während dieser Einschwingzeit driftet das Freigabesignal häufig ab, da die Frequenz des vom PLL erzeugten Ausgabetaktsignals nicht stabil ist.

Bezugnehmend auf 1 ist ein Blockdiagramm einer herkömmlichen Systemtakterzeugungsvorrichtung 100 gezeigt. Die Systemtakterzeugungsvorrichtung 100 verwendet einen PLL 110, um ein Taktsignal PCLK als ein Systemtaktsignal SCLK eines Systemschaltkreises 130 zu erzeugen. Wie oben erwähnt, benötigt der PLL 110 eine Einschwingzeit, in der die Frequenz des Taktsig nals PCLK wieder einen stabilen Zustand erreicht, während er die Frequenz des Taktsignals PCLK verändert. Um zu verhindern, dass die Vorgänge des Systemschaltkreises 130 durch die nichtstabile Frequenz des Taktsignals PCLK während der Einschwingzeit negativ beeinflusst werden, überbrückt der Multiplexer 120 das Taktsignal PCLK vom PLL 110 und wählt stattdessen ein externes Taktsignal XCLK mit einer festen Frequenz als Systemtaktsignal SCLK aus. Wenn der PLL 110 einen neuen stabilen Zustand erreicht hat, schaltet der Multiplexer 120 das Systemtaktsignal SCLK von dem externen Taktsignal XCLK zu dem vom PLL erzeugten Taktsignal PCLK.

Nachfolgend wird ein herkömmliches Verfahren zum Schalten des Systemtaktsignals SCLK durch Anwenden der Vorgänge zum Schalten der Frequenz des Taktsignal PCLK von 52 MHz auf 26 MHz mit dem PLL 110 als ein Beispiel beschrieben.

Zuerst überbrückt der Multiplexer 120 das Taktsignal PCLK (52 MHz) vom PLL 110 und schaltet das Systemtaktsignal SCLK zu dem externen Taktsignal XCLK. Dann stellt der PLL 110 die Frequenz des Taktsignal PCLK auf 26 MHz ein. Nachdem der PLL 110 einen stabilen Zustand erreicht, schaltet der Multiplexer 120 das Systemtaktsignal SCLK von dem externen Taktsignal XCLK zu dem Taktsignal PCLK (26 MHz) vom PLL 110.

Jedoch schaltet der Multiplexer 120 das Systemtaktsignal SCLK von dem Taktsignal PCLK zu dem externen Taktsignal XCLK oder von dem externen Taktsignal XCLK zu dem Taktsignal PCLK in einem asynchronen Taktschaltvorgang. Das Taktsignal PCLK vom dem PLL 110 und das externe Taktsignal XCLK können deshalb während des Schaltvorgang in Phase und Frequenz unterschiedlich sein. Im Ergebnis ist es schwierig, die Periode des Freigabesignals während des Schaltens der Frequenz des Systemtaktsignals SCLK konstant zu halten, wodurch das Freigabesignal abdriftet.

Wie oben angegeben kann der digitale Frequenzteiler im Stand der Technik verwendet werden, um das Systemtaktsignal mit einer anderen Frequenz zu erzeugen. Dennoch kann die Benutzung des digitalen Frequenzteilers auch bewirken, dass das Freigabesignal abdriftet. Im Allgemeinen wird das Freigabesignal von einem Zähler erzeugt. Das in 2 dargestellte Beispiel zeigt ein Blockdiagramm einer herkömmlichen Systemtakterzeugungsvorrichtung 200, die einen digitalen Frequenzteiler einsetzt, um die Frequenz des Systemtaktsignals zu ändern. Ein digitaler Frequenzteiler 210 der Systemtakterzeugungsvorrichtung 200 teilt ein Referenztaktsignal RCLK, das eine feste Frequenz hat, um ein Systemtaktsignal SCLK zu erzeugen. Ein Zähler 220 erzeugt dann ein Freigabesignal entsprechend dem Systemtaktsignal SCLK. Das Freigabesignal QBIT_EN, das eine Frequenz von 13/12 MHz hat, ist ein Beispiel hierfür. Wenn die Frequenz des von dem digitalen Frequenzteiler 210 erzeugten Systemtaktsignals SCLK 52 MHz ist, erzeugt der Zähler 220 alle 48 Systemtaktperioden ein Freigabesignal QBIT_EN. Wenn die Frequenz des Systemtaktsignals SCLK 13 MHz ist, erzeugt der Zähler 220 alle 12 Systemtaktperioden ein Freigabesignal QBIT_EN. Jedoch kann der digitale Frequenzteiler 210 die Frequenz des Systemtaktsignals SCLK jederzeit schalten, und die Frequenzumschaltung kann daher die Periode des vom Zähler 220 erzeugten Freigabesignals QBIT_EN ändern.

Es wird nun Bezug auf die 3 und 4 genommen. 3 zeigt ein Zeitdiagramm des Freigabesignals QBIT_EN mit einer verlängerten Periode. Wie in der 3 gezeigt, ist das Systemtaktsignal SCLK verlängert, wenn der digitale Frequenzteiler 210 die Frequenz des Systemtaktsignals SCLK von 52 MHz auf 13 MHz schaltet. Wenn, wie detailliert in den vorhergehenden Beschreibungen erwähnt, die Frequenz des Systemtaktsignals SCLK 52 MHz ist, erzeugt der digitale Frequenzteiler 220 alle 48 Systemtaktperioden ein Freigabesignal QBIT_EN, das heißt, wenn der Zähler 220 von 47 bis 0 zählt (die Zählwerte QBIT_CNT von 47 bis 0), dann wird ein Freigabesignal QBIT_EN erzeugt. Wenn der digitale Frequenzteiler 210 die Frequenz des Systemtaktsignals SCLK nicht schaltet, sollte die Zählwertsequenz des Zählers 220 gleich QBIT_CNT (erwartet) sein, und der Zähler 220 sollte das Freigabesignal erzeugen, wenn der Zählwert QBIT_CNT (erwartet) null ist, so wie der in 3 gezeigte QBIT_EN (erwartet). Weil jedoch die Frequenz des Systemtaktsignals SCLK von 52 MHz auf 13 MHz geschaltet wird, wird die Systemtaktperiode verlängert und die Zählperiode des Zählers 220 wird erweitert. Deswegen ist die aktuelle Zählwertsequenz des Zählers 220 gleich QBIT_CNT. Als ein Ergebnis wird die Zeit, zu der das Freigabesignal QBIT_EN auftritt, verzögert und die Periode des Freigabesignals wird verlängert, was ein Abdriften des Freigabesignals verursacht.

Wie in 4 gezeigt, ist das Systemtaktsignal SCLK verkürzt, wenn die Frequenz des Systemtaktsignals SCLK von 13 MHz auf 52 MHz geschaltet wird. Wie in den vorhergehenden Beschreibungen näher beschrieben, erzeugt der Zähler 220 alle 12 Systemtaktperioden ein Freigabesignal QBIT_EN, wenn die Frequenz des Systemtaktsignals SCLK 13 MHz ist, das heißt, wenn der Zähler 220 von elf bis null zählt (die Zählwerte QBIT_CNT von elf bis null), wird ein Freigabesignal QBIT_EN erzeugt. Wenn der digitale Frequenzteiler 210 die Frequenz des Systemtaktsignals SCLK nicht schaltet, sollte der Zähler 220 das Freigabesignal erzeugen, wenn der Zählwert QBIT_CNT (erwartet) null ist, so wie der QBIT_CNT (erwartet) in 4. Weil aber die Frequenz des Systemtaktsignals SCLK von 13 MHz auf 52 MHz geschaltet wird, wird die Systemtaktperiode verkürzt, und daher wird die Zählerperiode des Zählers verkürzt.

Im Ergebnis wird die Zeit, zu der das Freigabesignal QBIT_EN auftritt, nach vorne verschoben und die Periode des Freigabesignals verkürzt, was das Freigabesignal abdriften lässt.

5 zeigt ein Blockdiagramm der Systemtaktschaltvorrichtung 500 gemäß einer ersten Ausführungsform. Die Systemtaktschaltvorrichtung 500 umfasst einen Schaltsignalgenerator 540 zum Erzeugen eines Schaltsignals; einen mit dem Schaltsignalgenerator 540 gekoppelten Schaltzähler 530, um von einer vorbestimmten Zahl auf Null zu zählen; und eine mit dem Schaltsignalgenerator 540 gekoppelte Steuereinheit 550, um einen digitalen Frequenzteiler 510 zum Schalten der Frequenz eines Systemtaktsignals SCLK zu steuern. Wenn der Schaltzähler 530 von der vorbestimmten Zahl auf null zählt, erzeugt der Schaltsignalgenerator 540 ein korrespondierendes Schaltsignal. Der Schaltsignalgenerator 540 legt das Schaltsignal an die Steuereinheit 550 an. Wenn es für die Systemtaktschaltvorrichtung 500 erforderlich ist, die Frequenz des Systemtaktsignals SCLK zu schalten, dann gestattet die Steuereinheit 550 die Frequenzschaltvorgänge nur, wenn das Schaltsignal vorliegt. Mit anderen Worten erlaubt die Steuereinheit 550 dem digitalen Frequenzteiler 510 die Frequenz des Systemtaktsignals SCLK nur dann zu schalten, wenn das Schaltsignal vom Schaltsignalgenerator 540 empfangen ist.
Angenommen, der digitale Frequenzteiler 510 kann die Frequenz des Systemtaktsignals SCLK auf 52 MHz, 26 MHz oder 13 MHz schalten. Wie vorher erwähnt, hat das Freigabesignal QBIT_EN eine Frequenz von 13/12 MHz. Wenn die Frequenz des Systemtaktsignals SCLK 52 MHz ist, erzeugt ein Zähler 520 alle 48 Systemtaktperioden ein Freigabesignal QBIT_EN. Wenn die Frequenz des Systemtaktsignals SCLK 26 MHz ist, erzeugt ein Zähler 520 alle 24 Systemtaktperioden ein Freigabesignal QBIT_EN. Wenn die Frequenz des Systemtaktsignals SCLK 13 MHz ist, erzeugt ein Zähler 520 alle 12 Systemtaktperioden ein Freigabesignal QBIT_EN. Um sicherzustellen, dass die Frequenz des Systemtaktsignals SCLK geschaltet wird, wenn der Zählwert QBIT_CNT des Zählers 520 null erreicht (das heißt, ein Zeitpunkt oder eine Impulsflanke, wenn das Freigabesignal QBIT_EN auftritt), kann die vorbestimmte Zahl des Zählschalters 530 auf siebenundvierzig konfiguriert werden. Mit anderen Worten erzeugt der Schaltsignalgenerator 540 alle 48 Systemtaktperioden ein Schaltsignal. Die Zahl 48 ist ein gemeinsames Vielfaches von achtundvierzig, vierundzwanzig und zwölf, so dass ein Freigabesignal QBIT_EN erzeugt wird, wenn ein Schaltsignal aufgetreten ist.
Mit anderen Worten, die Systemtaktschaltvorrichtung 500 schaltet die Frequenz des Systemtaktsignals SCLK zu einem Zeitpunkt, wenn das Freigabesignal QBIT_EN erzeugt wird, das heißt an einer Impulsflanke des Freigabesignals QBIT_EN, um zu verhindern, dass das Freigabesignal QBIT_EN abdriftet. Der digitale Frequenzteiler 510 schaltet die Frequenz des Systemtaktsignals nur, wenn das Schaltsignal vorhanden ist. Zu diesem Zeitpunkt erreicht der Zählwert QBIT_CNT des Zählers 520 auch null. Entsprechend wird gewährleistet, dass die Frequenz des Systemtaktsignals SCLK zu dem Zeitpunkt geschaltet wird, zu dem der Zähler 520 das Freigabesignal QBIT_EN erzeugt. Im Ergebnis wird die Periode des vom Zähler 520 erzeugten Freigabesignals QBIT_EN nicht verlängert oder verkürzt, das heißt, das Freigabesignal QBIT_EN driftet nicht ab.
6. ist ein Zeitschaltdiagramm 600 der Systemtaktschalteinheit 500. Wie in der 6 gezeigt, wird die Frequenz des Systemtaktsignals SCLK geschaltet, wenn der Zählwert QBIT_CNT des Zählers 520 Null erreicht. Deshalb wird das Freigabesignal QBIT_EN zur gleichen Zeit erzeugt, wie das ideale Freigabesignal QBIT_EN (erwartet) ohne Zeitvorlauf oder Verzögerung, das heißt, das Freigabesignal QBIT_EN driftet nicht ab.
Wenn die Systemtaktschaltvorrichtung 500 geeignet ist, um eine Vielzahl von Freigabesignalen zu erzeugen, kann die vorbestimmte Zahl des Schaltzählers 530 auf einen Wert eingestellt werden, der zu dem gemeinsamen Vielfachen der Impulsperioden der Vielzahl von Freigabesignale korrespondiert. In einer anderen Ausführungsform verwendet die Systemtaktschaltvorrichtung zum Beispiel nicht nur den Zähler 520, um das vorher erwähnte Freigabesignal QBIT_EN zu erzeugen, das eine Frequenz von 13/12 MHz hat, sondern verwendet auch einen weiteren Zähler (nicht abgebildet), um ein weiteres Freigabesignal X_EN zu erzeugen, das eine Frequenz von 13/5 MHz hat. In dieser Ausführungsform, wenn die Frequenz des Systemtaktsignals SCLK 13 MHz ist, erzeugt der Zähler 520 alle zwölf Systemtaktperioden ein Freigabesignal QBIT_EN und ein anderer Zähler erzeugt alle fünf Systemtaktperioden ein Freigabesignal X_EN. Deswegen kann die vorbestimmte Zahl des Schaltzählers 530 auf 59 gesetzt werden, so dass der Schaltsignalgenerator 540 alle sechzig Systemtaktperioden ein Schaltsignal erzeugt. Da sechzig das gemeinsame Vielfache von fünf und zwölf ist, werden die beiden Freigabesignale QBIT_EN und X_EN erzeugt, wenn ein Schaltsignal erzeugt ist.
In dieser Ausführungsform passt der digitale Frequenzteiler 510 die vorbestimmte Zahl des Schaltzählers 530 während der Schaltungen der Frequenz des Systemtaktsignals SCLK korrespondierend an. Zum Beispiel kann die vorbestimmte Zahl des Schaltzählers 530 auf einhundertneunzehn angepasst werden, wenn die Frequenz des Systemtaktsignals SCLK auf 26 MHz geschaltet wird. Die vorbestimmte Zahl kann auf zweihundertneununddreißig angepasst werden, wenn die Frequenz des Systemtaktsignals SCLK auf 52 MHz geschaltet wird, und so weiter. Im Ergebnis entspricht die Zeit, zu der der digitale Frequenzteiler 510 die Frequenz des Systemtaktsignals SCLK schaltet, einer gemeinsamen Flanke der Vielzahl der Freigabesignale, so dass kein Freigabesignal während des Schaltens der Frequenz des Systemtaktsignals SCLK abdriftet.
7 zeigt eine Systemtaktschaltvorrichtung 700 entsprechend einer zweiten Ausführungsform. Die Systemtaktschaltvorrichtung 700 umfasst eine Taktquelle 710, einen mit der Taktquelle 710 verbundenen Frequenzteiler 720, und einen mit dem Frequenzteiler 720 verbundenen Freigabesignalgenerator 730. Die Taktsignalquelle 710 ist so angeordnet, dass sie ein Referenztaktsignal RCLK liefert. In der Praxis kann die Taktquelle 710 ein phasengekoppelter Regelkreis sein; sie ist aber sicherlich nicht hierauf limitiert. In dieser Ausführungsform hat das von der Taktquelle 710 ausgegebene Referenztaktsignal RCLK eine feste Frequenz. Wie in 7 gezeigt, wird das Referenztaktsignal RCLK zusätzlich als Arbeitstakt für den Freigabesignalgenerator 730 genutzt. In den folgenden Absätzen werden die Arbeitsweise des Frequenzteilers 720 und des Freigabesignalgenerators 730 detaillierter beschrieben.
Der Frequenzteiler 720 teilt die Frequenz des Referenztaktsignals RCLK, um ein frequenz-geteiltes Signal FD_1 zu erzeugen, das ein konstantes Verhältnis zu dem Referenztaktsignal RCLK hat. Genauer, die Frequenz des Referenztaktsignals RCLK ist ein ganzzahliges Vielfaches der Frequenz des frequenzgeteilten Signals FD_1. Da die Frequenz des Referenztaktsignals RCLK fest ist, ist die Frequenz des frequenz-geteilten Signals FD_1 ebenso fest. Zusätzlich zu dem frequenz-geteilten Signal FD_1 führt der Frequenzteiler 720 einen Frequenzteilungsvorgang an dem Referenztaktsignal RCLK durch, um ein Systemtaktsignal SCLK entsprechend eines Steuerwerts CV, der ein digitales Steuerwert einer korrespondierenden Zielfrequenz ist, zu erzeugen. Da das Systemtaktsignal SCLK durch Teilen des Referenztaktsignals RCLK erzeugt wird, kann angenommen werden, dass die Frequenz des Referenztaktsignals RCLK ein ganzzahliges Vielfaches der Frequenz des Systemtaktsignals SCLK ist. Deshalb ist die Frequenz des durch den Frequenzteiler 720 erzeugten Systemtaktsignals SCLK ein ganzzahliges Vielfaches der Frequenz des frequenz-geteilten Signals FD_1. Im Gegensatz zu dem frequenz-geteilten Signal FD_1 ist die Frequenz des Systemtaktsignals SCLK (oder das Verhältnis der Frequenz des Systemtaktsignals SCLK zu der Frequenz des Referenztaktsignals RCLK) durch den Steuerwert CV festgelegt und ist kein konstanter Wert. Da beide, das Systemtaktsignal SCLK und das frequenz-geteilte Signal FD_1, durch Teilen des Referenztaktsignal RCLK erzeugt werden, ist das frequenz-geteilte Signal FD_1 flanken-ausgerichtet zu dem Systemtaktsignal SCLK.
Der Freigabesignalgenerator 730 teilt das frequenz-geteilte Signal FD_1, welches von dem Frequenzteiler 720 ausgegeben wird, um wenigstens ein Freigabesignal ES zu erzeugen. Da jedes Freigabesignal ES durch Teilen des frequenz-geteilten Signals FD_1 erzeugt wird, kann daraus geschlossen werden, dass jedes Freigabesignal ES flankengleich zum Systemtaktsignal SCLK ist. In der Praxis kann der Freigabesignalgenerator 730 durch einen oder mehrere Zähler implementiert werden.
In dieser Ausführungsform ist der Frequenzteiler 720 geeignet, um die Frequenz des Systemtaktsignals SCLK in einer Zeitperiode, die mit einer Impulsflanke des frequenz-geteilten Signals FD_1 korrespondiert, zu schalten, das heißt, die Zeitperiode korrespondiert mit einer Impulsgrenze des frequenz-geteilten Signals FD_1. Wie in den vorhergehenden Beschreibungen, beeinträchtigt das Schalten der Frequenz des Systemtaktsignals SCLK nicht die Frequenz des frequenz-geteilten Signals FD_1, da das frequenz-geteilte Signal FD_1 ein konstantes Frequenzverhältnis zu dem Referenztaktsignal RCLK hat. Mit anderen Worten, wenn der Frequenzteiler 720 die Frequenz des Systemtaktsignals SCLK ändert oder schaltet, wird die Frequenz und die Periode jedes Freigabesignals ES, das durch den Freigabesignalgenerator 730 erzeugt wird, nicht beeinträchtigt. Da die Zeit, zu der die Frequenz des Systemtaktsignals SCLK geschaltet wird, zusätzlich mit einer Impulsflanke oder Impulsgrenze des frequenz-geteilten Signals FD_1 korrespondiert, basiert jedes erzeugte Freigabesignal ES auf dem frequenz-geteilten Signal FD_1 und ist flankengleich zu dem frequenzgeänderten Systemtaktsignal SCLK. Auf diese Weise ist es sichergestellt, dass jedes Freigabesignal ES nicht abdriftet, während die Frequenz des Systemtaktsignals SCLK geschaltet wird.
Es wird nun auf die 8 und 9 Bezug genommen. 8 zeigt ein Blockdiagramm eines Frequenzteilers 800, der eine erste Ausführungsform des Frequenzteilers 720 ist. 9 zeigt ein Zeitdiagramm 900 des Frequenzteilers 800, um die Frequenz des Systemtaktsignals SCLK entsprechend einer Ausführungsform zu schalten. Wie in 8 gezeigt, umfasst der Frequenzteiler 800 einen mit der Taktquelle 710 verbundenen Zähler 810; eine mit dem Zähler 810 verbundene Entscheidungseinheit 820; und eine mit der Entscheidungseinheit 820 und der Taktquelle 710 verbundene Taktausblendeeinheit 830. Zu Zwecken der anschaulichen Erklärung in der folgenden Beschreibung wird die Frequenz des durch die Taktquelle 710 bereitgestellten Referenztaktsignals RCLK mit 52 MHz angenommen und die Frequenz des von dem Frequenzteiler 800 erzeugten frequenz-geteilten Signals FD_1 ist auf 1/4 der Frequenz des Referenztaktsignals RCLK festgelegt. In dieser Ausführungsform zählt der Zähler 810 wiederholt von drei bis Null entsprechend dem Referenztaktsignals RCLK und wendet kontinuierlich den Zählwert CNT auf die Entscheidungseinheit 820 an. Wenn der Zählwert CNT gleich Null ist, triggert der Zähler 810 einen Impuls. Entsprechend ist die Frequenz des frequenz-geteilten Signals FD_1, welches vom Zähler 810 ausgeben wird, auf ein Viertel der Frequenz des Referenztaktsignals RCLK, das heißt auf 13 MHz, festgelegt.
In dem Zeitdiagramm 900 bezeichnet ES eines der Vielzahl von durch den Freigabesignalgenerator 730 erzeugten Freigabesignale und ES_CNT bezeichnet eine Zählwertsequenz, ausgegeben von einem Zähler (nicht dargestellt), der verwendet wird, um das Freigabesignal ES in dem Freigabesignalgenerator 730 zu erzeugen. Der Zähler zählt die Impulse des frequenz-geteilten Sig nals FD_1, um die Zählwertsequenz ES_CNT auszugeben. In dieser Ausführungsform triggert der Zähler einen Impuls des Freigabesignals ES, wenn der Zählwert eine Zahl n erreicht. Wenn zum Beispiel das Freigabesignal ES eine Frequenz von 13/12 MHz hat (beispielsweise das vorher erwähnte Freigabesignal QBIT_EN), dann kann n auf elf gesetzt werden. Wenn das Freigabesignal ES eine Frequenz von 13/5 MHz hat (beispielsweise das vorher erwähnte Freigabesignal X_EN), dann kann n auf vier gesetzt werden.
Auf der anderen Seite erzeugt die Entscheidungseinheit 820 ein Ausgabesignal CLK_EN entsprechend eines Steuerwertes CV und eines von dem Zähler 810 ausgegebenen Zählwerts CNT. In dieser Ausführungsform wird der Steuerwert CV in die Entscheidungseinheit 820 geladen, um den Betrieb der Entscheidungseinheit 820 festzulegen, wenn der Zählwert CNT, der an die Entscheidungseinheit 820 weitergegeben wird, Null ist (das heißt während einer Impulsflanke des frequenz-geteilten Signals FD_1). Wenn kein neuer Steuerwert CV aktuell geladen wird, setzt die Entscheidungseinheit 820 ihren Betrieb mit dem vorher geladenen Steuerwert CV fort. Unter einem anderen Aspekt ändert oder schaltet die Entscheidungseinheit 820 ihren Betrieb nur, wenn der Zählwert CNT gleich Null ist. Zum Zweck der anschaulichen Erläuterung der Funktionen der Entscheidungseinheit 820 wird hier angenommen, dass der Steuerwert CV entsprechend den Frequenzeinstellungen 52 MHz, 39 MHz, 26 MHz bzw. 13 MHz vier gültige Werte hat: 00, 01,10 und 11. In dem Zeitdiagramm 900 ist der ursprüngliche Steuerwert CV, der in die Entscheidungseinheit 820 geladen wird, „00"entsprechend einer Frequenzeinstellung von 52 MHz. Zu einem Zeitpunkt 902 wird ein neuer Steuerwert „10"entsprechend der Frequenzeinstellung von 26 MHz in die Entscheidungseinheit 820 geladen.
Wenn der in die Entscheidungseinheit 820 geladene Steuerwert CV „00" ist, wie vor dem Zeitpunkt 902 des Zeitdiagramms 900, setzt in dieser Ausführungsform die Entscheidungseinheit 820 das Ausgabesignal CLK_EN immer auf einen ersten logischen Pegel, so wie logisch 1 in dieser Ausführungsform, ungeachtet dessen, ob der empfangene Zählwert CNT null, eins, zwei oder drei ist. Wenn der in die Entscheidungseinheit 820 geladene Steuerwert CV „10" ist, wie nach dem Zeitpunkt 902 im Zeitdiagramm 900, dann setzt die Entscheidungseinheit 820 das Ausgabesignal CLK_EN auf logisch 1, wenn der empfangene Zählwert CNT null oder zwei ist, und setzt das Ausgabesignal CLK_EN auf logisch 0, wenn der empfangene Zählwert CNT eins oder drei ist. Wenn der in die Entscheidungseinheit 820 geladene Steuerwert CV entsprechend der Frequenzeinstellung von 13 MHz „11" ist, setzt zusätzlich die Entscheidungseinheit 820 das Ausgabesignal CLK_EN auf logisch 1, wenn der empfangene Zählwert CNT null ist, und setzt das Ausgabesignal CLK_EN auf logisch 0, wenn der empfangene Zählwert CNT eins, zwei oder drei ist. Wenn der in die Entscheidungseinheit 820 geladene Steuerwert CV entsprechend der Frequenzeinstellung von 39 MHz „01" ist, dann setzt die Entscheidungseinheit 820 das Ausgabesignal CLK_EN auf logisch 1, wenn der empfangene Zählwert CNT gleich null, eins oder zwei ist, und setzt das Ausgabesignal CLK_EN auf logisch 0, wenn der empfangen Zählwert CNT drei ist.
Dann erzeugt die Taktausblendeeinheit 830 das Systemtaktsignal SCLK entsprechend dem Ausgabesignal CLK_EN und dem Referenztaktsignal RCLK. In dieser Ausführungsform ist die Taktausblendeeinheit 830 ein UND-Gatter, um eine logische UND-Verknüpfung auf das Referenztaktsignal RCLK und das Ausgabesignal CLK_EN anzuwenden, um das Systemtaktsignal SCLK zu erzeugen. Wie im Stand der Technik bestens bekannt, hat die Taktausblendeeinheit 830 auch die Funktion, den Taktsignalbaum auszubalancieren. In der Praxis kann die Taktausblendeeinheit 830 durch Einsatz eines ODER-Gatters realisiert werden. In einer solchen Bauform-Auswahl muss das Ausgabesignal CLK_EN in vertiert werden, bevor es auf die Taktausblendeeinheit angewendet wird.
Wie vorher erwähnt, ist die Frequenz des von dem Zähler 810 ausgegebenen frequenz-geteilten Signals FD_1 auf 13 MHz festgelegt. Wenn der Frequenzteiler 800 zu einem Zeitpunkt 902 die Frequenz des Systemtaktsignal SCLK von 52 MHz auf 26 MHz schaltet, verändert sich deshalb die Zählerperiode des Zählers, die zur Erzeugung des Freigabesignals ES verwendet wird, in dem Freigabesignalgenerator 730 nicht. Deswegen ändert sich auch die Periode des Freigabesignals ES nicht. Da der Zeitpunkt, an dem das Systemtaktsignal geschaltet wird, das heißt der Zeitpunkt 902, einer Impulsflanke des frequenz-geteilten Signal FD_1 entspricht, ist das auf dem frequenz-geteilten Signal FD_1 basierend erzeugte Freigabesignal ES zusätzlich flankenausgerichtet mit dem frequenzgeänderten Systemtaktsignal SCLK. Mit anderen Worten, das Freigabesignal ES driftet während des Schaltens der Frequenz des Systemtaktsignals SCLK nicht ab. Andere von dem Freigabesignalgenerator 730 erzeugte Freigabesignale driften ebenso während des Schaltens der Frequenz des Systemtaktsignals SCLK nicht ab.
Es wird auf 10 bis 12 Bezug genommen. 10 ist ein Zeitdiagramm 1000 des Frequenzteilers 800, das die Frequenzumschaltung des Systemtaktsignals SCLK von 52 MHz auf 13 MHz darstellt. 11 ist ein Zeitdiagramm 1100 des Frequenzteilers 800, das die Frequenzumschaltung des Systemtaktsignals SCLK von 26 MHz auf 13 MHz darstellt. 12 ist ein Zeitdiagramm 1200 des Frequenzteilers 800, das die Frequenzumschaltung des Systemtaktsignals SCLK von 26 MHz auf 52 MHz darstellt. In dem Zeitdiagramm 1000, gezeigt in 10, ist der ursprüngliche in die Entscheidungseinheit 820 entsprechend der Frequenzeinstellung von 52 MHz geladene Steuerwert CV „00". Zu einem Zeitpunkt 1002, zu dem der Zählwert CNT gleich null ist, wird entsprechend der Frequenzeinstellung von 13 MHz ein neuer Steuerwert „11" in die Entscheidungseinheit 820 geladen. Wie im Zeitdiagramm 1000 gezeigt, driftet das von dem Freigabesignalgenerator 730 erzeugte Freigabesignal ES nicht ab, nachdem der Frequenzteiler 800 im Zeitpunkt 1002 die Frequenz des Systemtaktsignals SCLK von 52 MHz auf 13 MHz schaltet. Wie im Zeitdiagramm 1100 gezeigt, driftet das von dem Freigabesignalgenerator 730 erzeugte Freigabesignal ES nicht ab, nachdem der Frequenzteiler 800 im Zeitpunkt 1102 die Frequenz des Systemtaktsignals SCLK von 26 MHz auf 13 MHz schaltet. Wie im Zeitdiagramm 1200 gezeigt, driftet in ähnlicherweise das von dem Freigabesignalgenerator 730 erzeugte Freigabesignal ES nicht ab, nachdem der Frequenzteiler 800 im Zeitpunkt 1202 die Frequenz des Systemtaktsignals SCLK von 26 MHz auf 52 MHz schaltet.
Wie aus den vorausgegangenen Beschreibungen abgeleitet werden kann, sind die Funktionen des Zählers 810 unabhängig von dem in die Entscheidungseinheit 820 geladenen Steuerwert CV, so dass die Frequenz des frequenz-geteilten Signals FD_1 auf ein Viertel der Frequenz des Referenztaktsignals RCLK, das heißt 13 MHz, festgelegt ist. Entsprechend ist der Zählwert ES_CNT, der aus Zählungen von dem Zähler des Freigabesignalgenerators 730 basierend auf dem frequenz-geteilten Signal FD_1 erzeugt ist, ebenfalls unabhängig von dem Steuerwert CV. Mit anderen Worten driftet das von dem Freigabesignalgenerator 730 erzeugte Freigabesignal ES nicht, während der Frequenzteiler 800 die Frequenz des Systemtaktsignals SCLK entsprechend dem Steuerwert CV schaltet.
13 zeigt ein Blockdiagramm des Frequenzteilers 1300, der eine zweite Ausführungsform des Frequenzteilers 720 ist. Wie gezeigt, umfasst der Frequenzteiler 1300 einen Zähler 810, eine Entscheidungseinheit 820 und eine Taktausblendeeinheit 1340. Der Zähler 810 und die Entscheidungseinheit 820 sind zu den vorherigen Ausführungsformen gleich, und auf eine wieder holte Beschreibung wird zur Verkürzung verzichtet. Ein Unterschied zwischen dem Frequenzteiler 800 und dem Frequenzteiler 1300 ist, dass der Frequenzteiler 1300 zusätzlich einen Signalspeicher (latch) 1330 umfasst, der zwischen die Entscheidungseinheit 820 und die Taktausblendeeinheit 1340 gekoppelt ist. Der Signalspeicher 1330 ist zum Zwischenspeichern (latching) des Ausgabesignals CLK_EN angeordnet, um ein verzögertes Taktsignal LCLK_1 entsprechend dem Referenztaktsignal RCLK zu erzeugen. In dieser Ausführungsform erzeugt die Taktausblendeeinheit 1340 das Systemtaktsignal SCLK entsprechend dem verzögerten Taktsignal LCLK_1 und dem Referenztaktsignal RCLK. Durch Verwendung des Signalspeichers 1330 kann der Frequenzteiler 1300 Einbrüche in dem Systemtaktsignal SCLK reduzieren und die Signalqualität des Systemtaktsignals SCLK verbessern. Die Taktausblendeeinheit 1340 kann durch ein UND-Gatter oder ein Oder-Gatter verwirklicht werden.
In den vorhergehenden Ausführungsformen wird das Referenztaktsignal RCLK als Arbeitstaktsignal des Freigabesignalgenerators 730 eingesetzt. Dies ist lediglich ein Beispiel denn eine Beschränkung für die praktischen Anwendungen. Zum Beispiel zeigt 14 ein Blockdiagramm einer Systemtaktschaltvorrichtung 1400 entsprechend einer dritten Ausführungsform. Die Systemtaktschaltvorrichtung 1400 umfasst eine Taktquelle 710, einen Frequenzteiler 720, und einen Freigabesignalgenerator 1430. Die Funktionen und Implementierungen der Taktquelle 710 und des Frequenzteilers 720 sind im Wesentlichen die gleichen wie in den vorherigen Ausführungsformen. Abweichend von den vorherigen Ausführungsformen wird das von dem Frequenzteiler 720 erzeugte Systemtaktsignal SCLK als Arbeitstaktsignal für den Freigabesignalgenerator 1430 in der Systemtaktschaltvorrichtung 1400 eingesetzt. In der Praxis kann auch jedes andere durch Frequenzteilung des Referenztaktsignals RCLK oder des Systemtaktsignals SCLK erzeugte Taktsignal als Arbeitstaktsignal für den Freigabesignalgenerator 1430 eingesetzt werden.
Auf ähnliche Weise kann der Freigabesignalgenerator 1430 durch einen oder mehrere Zähler verwirklicht werden.
15 zeigt ein Blockdiagramm einer Systemtaktschaltvorrichtung 1500 entsprechend einer vierten Ausführungsform. Die Systemtaktschaltvorrichtung 1500 umfasst eine Taktquelle 710, einen Frequenzteiler 1520, der mit der Taktquelle 710 gekoppelt ist, und einen Freigabesignalgenerator 1530. In dieser Ausführungsform ist der Freigabesignalgenerator 1530 zum Teilen des von der Taktquelle 710 bereitgestellten Referenztaktsignals RCLK angeordnet, um wenigstens ein Freigabesignal ES zu erzeugen. Der Frequenzteiler 1520 teilt das Referenztaktsignal RCLK, um ein dem Steuerwert CV entsprechendes Systemtaktsignal SCLK zu erzeugen. Im Betrieb benutzt die Systemtaktschaltvorrichtung 1500 ein Resetsignal RST, um den Freigabesignalgenerator 1530 und den Frequenzteiler 1520 synchron zurückzusetzen, so dass der Freigabesignalgenerator 1530 und der Frequenzteiler 1520 synchron die Frequenzteilungsfunktionen an dem Referenztaktsignal RCLK beginnen. So ist jedes der von dem Freigabesignalgenerator 1530 erzeugten Freigabesignale flankenausgerichtet mit dem von dem Frequenzteiler 1520 erzeugten Systemtaktsignal SCLK.
Zusätzlich, wenn der Freigabesignalgenerator 1530 ausgelegt ist, um ein einzelnes Freigabesignal ES zu erzeugen, dann lädt der Frequenzteiler 1520 den Steuerwert CV, um zu bestimmen, ob die Frequenz des Systemtaktsignals SCLK während einer Zeitperiode, die einer Impulsflanke des Freigabesignal ES entspricht, anzupassen ist. Wenn der aktuell geladene Steuerwert CV sich von dem vorher geladenen Steuerwert CV unterscheidet, dann passt der Frequenzteiler 1520 in dieser Ausführungsform die Frequenz des auf dem aktuell geladenen Steuerwert CV basierenden Systemtaktsignals SCLK an. Wenn der aktuell geladene Steuerwert CV der gleiche wie der vorher geladene Steuerwert CV ist oder wenn zu dieser Zeit kein neuer Steuerwert CV gela den ist, setzt die Entscheidungseinheit 820 ihren Betrieb, basierend auf dem vorher geladenen Steuerwert CV, fort. Wenn der Freigabesignalgenerator 1530 ausgelegt ist, um eine Vielzahl von Freigabesignalen zu erzeugen, dann lädt der Frequenzteiler 1520 den Steuerwert CV während einer Zeitperiode, die einer gemeinsamen Flanke der Vielzahl von Freigabesignalen entspricht. Mit anderen Worten kann der Betriebsmodus des Frequenzteilers 1530 nur während der gemeinsamen Flanke der Vielzahl der Freigabesignale geschaltet oder geändert werden. Im Ergebnis driften die Freigabesignale nicht ab, während der Frequenzteiler 1520 die Frequenz des Systemtaktsignals SCLK schaltet. In Anbetracht dieses Aspekts führen der Frequenzteiler 1520 und der Freigabesignalgenerator 1530 synchron unabhängige Frequenzteilungsfunktionen an dem Referenztaktsignal RCLK durch.
Es wird auf 16 und 17 Bezug genommen. 16 zeigt ein Blockdiagramm des Frequenzteilers 1600, der eine erste Ausführungsform des Frequenzteilers 1520 ist. Der Frequenzteiler 1600 umfasst einen Zähler 1610, der mit der Taktquelle 710 gekoppelt ist, um ein dem Referenztaktsignal RCLK und dem Steuerwert CV entsprechendes frequenz-geteilte Signal FD_2 zu erzeugen; eine Taktausblendeeinheit 1620, die mit dem Zähler 1610 und der Taktquelle 710 gekoppelt ist, um ein dem frequenz-geteilten Signal FD_2 und dem Referenztaktsignal RCLK entsprechendes Systemtaktsignal SCLK zu erzeugen; und eine Steuereinheit 1630, um den Zeitpunkt des Ladens des Steuerwertes CV in den Zähler 1610 zu bestimmen. 17 zeigt ein Blockdiagramm eines Frequenzteilers 1700, der eine zweite Ausführungsform des Frequenzteilers 1520 ist. In ähnlicher Weise empfängt der Zähler 1610 des Frequenzteilers 1700 den Steuerwert CV durch die Steuereinheit 1630 und erzeugt das dem Steuerwert CV entsprechende frequenz-geteilte Signal FD_2. Zusätzlich ist ein Signalspeicher 1720 zum Zwischenspeichern des frequenz-geteilten Signals FD_2 an den Zähler 1610 gekoppelt, um ein dem Referenztaktsignal RCLK entsprechendes verzögertes Taktsignal LCLK_2 zu erzeugen. Dann wird eine Taktausblendeeinheit 1730 benutzt, um ein dem verzögerten Taktsignal LCLK_2 und dem Referenztaktsignal RCLK entsprechendes Systemtaktsignal SCLK zu erzeugen. Beide Frequenzteiler 1600 und 1700 aktualisieren den Steuerwert CV, der auf den Zähler 1610 angewendet wird, um die Frequenz des frequenz-geteilten Signals FD_2 während einer Zeitperiode, die einer gemeinsamen Flanke der von dem Freigabesignalgenerator 1530 erzeugten Freigabesignale entspricht, zu ändern. Auf ähnliche Weise kann jede Taktausblendeeinheit 1620 und die Taktausblendeeinheit 1730 durch UND-Gatter oder ODER-Gatter verwirklicht werden.
Man beachte, dass jeder der zuvor erwähnten Zähler als hochzählender Zähler oder rückwärtszählender Zähler konfiguriert werden kann.

Claims

Systemtaktschaltvorrichtung (700, 1400) umfassend: eine Taktquelle (710), um ein Referenztaktsignal bereitzustellen; einen Freigabesignalgenerator (730, 1430) zum Teilen eines frequenz-geteilten Signals, um wenigstens ein Freigabesignal zu erzeugen; und gekennzeichnet durch: einen Frequenzteiler (720, 800, 1300), der elektrisch mit dem Freigabesignalgenerator (730, 1430) und der Taktquelle (710) verbunden ist, zum Teilen des Referenztaktsignals, um das frequenz-geteilte Signal und ein Systemtaktsignal zu erzeugen; wobei der Frequenzteiler eine Frequenz des Systemtaktsignals während einer Zeitperiode schaltet, die mit einer Impulsflanke des frequenz-geteilten Signals korrespondiert.
Systemtaktschaltvorrichtung (700, 1400) nach Anspruch 1, dadurch gekennzeichnet, dass die Taktquelle (710) ein phasengekoppelter Regekreis (PLL) ist.
Systemtaktschaltvorrichtung (700, 1400) nach Anspruch 1, dadurch gekennzeichnet, dass eines von dem Referenztaktsignal und dem Systemtaktsignal als ein Arbeitstaktsignal für den Freigabesignalgenerator (730, 1430) eingesetzt wird.
Systemtaktschaltvorrichtung (700, 1400) nach Anspruch 1, dadurch gekennzeichnet, dass der Freigabesignalgenerator (730, 1430) wenigstens einen Zähler umfasst.
Systemtaktschaltvorrichtung (700, 1400) nach Anspruch 1, dadurch gekennzeichnet, dass die Frequenz des Referenztakt signals ein ganzzahliges Vielfaches der Frequenz des Systemtaktsignals ist.
Systemtaktschaltvorrichtung (700, 1400) nach Anspruch 1, dadurch gekennzeichnet, dass die Frequenz des Referenztaktsignals ein ganzzahliges Vielfaches der Frequenz des frequenz-geteilten Signals ist
Systemtaktschaltvorrichtung (700, 1400) nach Anspruch 1, dadurch gekennzeichnet, dass die Frequenz des Systemtaktsignals ein ganzzahliges Vielfaches der Frequenz des frequenzgeteilten Signals ist.
Systemtaktschaltvorrichtung (700, 1400) nach Anspruch 1, dadurch gekennzeichnet, dass der Frequenzteiler (720, 800) umfasst: einen Zähler (810), der elektrisch mit der Taktquelle (710) verbunden ist, um das frequenz-geteilte Signal entsprechend dem Referenztaktsignal zu erzeugen und um einen Zählwert auszugeben; eine Entscheidungseinheit (820), die elektrisch mit dem Zähler (810) verbunden ist, um ein Ausgabesignal entsprechend einem Steuerwert und dem Zählwert zu erzeugen; und eine Taktausblendeeinheit (830), die elektrisch mit der Entscheidungseinheit (820) und der Taktquelle (710) verbunden ist, um das Systemtaktsignal entsprechend dem Ausgabesignal und dem Referenztaktsignal zu erzeugen.
Systemtaktschaltvorrichtung (700, 1400) nach Anspruch 8, dadurch gekennzeichnet, dass die Taktausblendeeinheit (830) ein UND-Gatter oder ein ODER-Gatter ist.
Systemtaktschaltvorrichtung (700, 1400) nach Anspruch 1 dadurch gekennzeichnet, dass der Frequenzteiler (720, 1300) umfasst: einen Zähler (810), der elektrisch mit der Taktquelle (710) verbunden ist, um ein frequenz-geteiltes Signal entsprechend dem Referenztaktsignal zu erzeugen und um einen Zählwert auszugeben; eine Entscheidungseinheit (820), die elektrisch mit dem Zähler (810) verbunden ist, um ein Ausgabesignal entsprechend einem Steuerwert und dem Zählwert zu erzeugen; einen elektrisch mit der Entscheidungseinheit (820) verbundenen Signalspeicher (1330) zum Zwischenspeichern des Ausgabesignals, um ein verzögertes Taktsignal entsprechend dem Referenztaktsignal zu erzeugen; und eine Taktausblendeeinheit (1340), die elektrisch mit dem Signalspeicher (1330) und der Taktquelle (710) verbunden ist, um das Systemtaktsignal entsprechend dem verzögerten Taktsignal und dem Referenztaktsignal zu erzeugen.
Systemtaktschaltvorrichtung (700, 1400) nach Anspruch 10, dadurch gekennzeichnet, dass die Taktausblendeeinheit (1340) ein UND-Gatter oder ODER-Gatter ist.
Systemtaktschaltvorrichtung (500, 1500) umfassend: eine Taktquelle (710), um ein Referenztaktsignal bereitzustellen; einen Freigabesignalgenerator (520, 1530), der elektrisch mit der Taktquelle (710) verbunden ist, um wenigstens ein Freigabesignal zu erzeugen; und gekennzeichnet durch: einen elektrisch mit der Taktquelle (710) verbundenen Frequenzteiler (510, 1520, 1600, 1700) zum Teilen des Referenztaktsignals, um ein Systemtaktsignal zu erzeugen, und zum Schalten der Frequenz des Systemtaktsignals während einer Zeitperiode, die mit einer Impulsflanke des Freigabesignals korrespondiert.
Systemtaktschaltvorrichtung (500, 1500) nach Anspruch 12, dadurch gekennzeichnet, dass die Taktquelle (710) ein phasengekoppelter Regekreis (PLL) ist.
Systemtaktschaltvorrichtung (500, 1500) nach Anspruch 12, dadurch gekennzeichnet, dass der Freigabesignalgenerator (520, 1530) eine Vielzahl von Freigabesignalen mit unterschiedlichen Frequenzen erzeugt und der Frequenzteiler (510, 1520, 1600, 1700) die Frequenz des Systemtaktsignals während einer Zeitperiode, die mit einer gemeinsamen Flanke der Vielzahl von Freigabesignalen korrespondiert, schaltet.
Systemtaktschaltvorrichtung (500, 1500) nach Anspruch 12, dadurch gekennzeichnet, dass die Frequenz des Referenztaktsignals ein ganzzahliges Vielfaches der Frequenz des Systemtaktsignals ist.
Systemtaktschaltvorrichtung (500, 1500) nach Anspruch 12, dadurch gekennzeichnet, dass die Frequenz des Referenztaktsignals ein ganzzahliges Vielfaches der Frequenz des Freigabesignals ist.
Systemtaktschaltvorrichtung (500, 1500) nach Anspruch 12, dadurch gekennzeichnet, dass die Frequenz des Systemtaktsignals ein ganzzahliges Vielfaches der Frequenz des Freigabesignals ist
Systemtaktschaltvorrichtung (1500) nach Anspruch 12, dadurch gekennzeichnet, dass der Frequenzteiler (1520, 1600) umfasst: einen Zähler (1610), der elektrisch mit der Taktquelle (710) verbunden ist, um ein frequenz-geteiltes Signal entsprechend dem Referenztaktsignal und einem Steuerwert zu erzeugen; eine Steuereinheit (1630), die elektrisch mit dem Zähler (1610) verbunden ist, um den Zeitpunkt des Ladens des Steuerwertes in den Zähler zu steuern; und eine Taktausblendeeinheit (1620), die elektrisch mit dem Zähler (1610) und der Taktquelle (710) verbunden ist, um das Systemtaktsignal entsprechend dem frequenz-geteilten Signal und dem Referenztaktsignal zu erzeugen.
Systemtaktschaltvorrichtung (1500) nach Anspruch 18, dadurch gekennzeichnet, dass die Taktausblendeeinheit (1620) ein UND-Gatter oder ein ODER-Gatter ist.
Systemtaktschaltvorrichtung (1500) nach Anspruch 12, dadurch gekennzeichnet, dass der Frequenzteiler (1520, 1700) umfasst: einen Zähler (1610), der elektrisch mit der Taktquelle (710) verbunden ist, um ein frequenz-geteiltes Signal entsprechend dem Referenztaktsignal und einem Steuerwert zu erzeugen; eine Steuereinheit (1630), die elektrisch mit dem Zähler (1610) verbunden ist, um den Zeitpunkt des Ladens des Steuerwertes in den Zähler zu steuern; einen elektrisch mit dem Zähler (1610) verbundenen Signalspeicher (1720) zum Zwischenspeichern des frequenz-geteilten Signals, um ein verzögertes Taktsignal zu erzeugen; und eine Taktausblendeeinheit (1620), die elektrisch mit dem Signalspeicher (1720) und der Taktquelle (710) verbunden ist, um das Systemtaktsignal entsprechend dem verzögerten Taktsignal und dem Referenztaktsignal zu erzeugen.
Systemtaktschaltvorrichtung (1500) nach Anspruch 20, dadurch gekennzeichnet, dass die Taktausblendeeinheit (1730) ein UND-Gatter oder ein ODER-Gatter ist.
Systemtaktschaltvorrichtung (1500) nach Anspruch 12, dadurch gekennzeichnet, dass der Freigabesignalgenerator (1530) und der Frequenzteiler (1520, 1600, 1700) entsprechend einem Resetsignal synchron zurückgesetzt werden.
Systemtaktschaltvorrichtung (500) nach Anspruch 12, gekennzeichnet durch: einen Schaltzähler (530) zum Zählen des Systemtaktsignals, um einen Zählwert zu erzeugen; einen Schaltsignalgenerator (540), der elektrisch mit dem Schaltzähler (530) verbunden ist, um ein Schaltsignal zu erzeugen, wenn der Zählwert einen vorbestimmten Wert erreicht; und eine elektrisch mit dem Schaltsignalgenerator (540) und dem Frequenzteiler (510) verbundene Steuereinheit (550) zum Steuern des Frequenzteilers (510), um die Frequenz des Systemtaktsignals zu schalten, wenn das Schaltsignal aufgetreten ist; wobei der vorbestimmte Wert mit einer Zeitperiode korrespondiert, die mit einer Impulsflanke des Freigabesignals korrespondiert.
Systemtaktschaltvorrichtung (500, 1500) nach Anspruch 12, dadurch gekennzeichnet, dass der Freigabesignalgenerator (520, 1530) das Systemtaktsignal oder das Referenztaktsignal teilt, um das Freigabesignal zu erzeugen.
Verfahren zum Schalten einer Frequenz eines Systemtaktsignals umfassend: a) Bereitstellen eines Referenztaktsignals; b) Teilen des Referenztaktsignals, um ein frequenz-geteiltes Signal zu erzeugen; c) Erzeugen eines Systemtaktsignals entsprechend dem Referenztaktsignal; d) Teilen des frequenz-geteilten Signals, um wenigstens ein Freigabesignal zu erzeugen; und gekennzeichnet durch: e) Schalten der Frequenz des Systemtaktsignals während einer Zeitperiode, die mit einer Impulsflanke des frequenzgeteilten Signals korrespondiert.
Verfahren nach Anspruch 25 dadurch gekennzeichnet, dass Schritt (d) das Teilen des frequenz-geteilten Signals umfasst, um eine Vielzahl von Freigabesignalen mit unterschiedlichen Frequenzen zu erzeugen, und Schritt (e) das Anpassen der Frequenz des Systemtaktsignals während einer Zeitperiode umfasst, die mit einer gemeinsamen Impulsflanke der Vielzahl von Freigabesignalen korrespondiert.
Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass die Frequenz des Referenztaktsignals ein ganzzahliges Vielfaches der Frequenz des Systemtaktsignals ist.
Verfahren nach Anspruch 25 dadurch gekennzeichnet, dass die Frequenz des Referenztaktsignals ein ganzzahliges Vielfaches der Frequenz des frequenz-geteilten Signals ist.
Verfahren nach Anspruch 25, dadurch gekennzeichnet dadurch, dass die Frequenz des Systemtaktsignals ein ganzzahliges Vielfaches der Frequenz des frequenz-geteilten Signals ist.
Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass Schritt (c) weiter umfasst: Erzeugen eines Zählwertes entsprechend dem Referenztaktsignal; Erzeugen eines Ausgabesignals entsprechend einem Steuerwert und dem Zählwert; und Taktausblenden des Ausgabesignals, um das Systemtaktsignal entsprechend dem Referenztaktsignal zu erzeugen.
Verfahren nach Anspruch 30, dadurch gekennzeichnet, dass der Schritt des Taktausblendens des Ausgabesignals umfasst: Anwenden einer UND-Verknüpfung oder einer ODER-Verknüpfung auf das Referenztaktsignal und das Ausgabesignal.
Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass Schritt (c) weiter umfasst: Erzeugen eines Zählwertes entsprechend dem Referenztaktsignal; Erzeugen eines Ausgabesignals entsprechend einem Steuerwert und dem Zählwert; Zwischenspeichern des Ausgabesignals, um ein verzögertes Taktsignal entsprechend den Referenztaktsignal zu erzeugen; und Taktausblenden des verzögerten Taktsignals, um das Systemtaktsignal entsprechend dem Referenztaktsignal zu erzeugen.
Verfahren nach Anspruch 32, dadurch gekennzeichnet, dass der Schritt des Taktausblendens des Ausgabesignals umfasst: Anwenden einer UND-Verknüpfung oder einer ODER-Verknüpfung auf das Referenztaktsignal und das Ausgabesignal.
Verfahren zum Schalten einer Frequenz eines Systemtaktsignals umfassend: a) Bereitstellen eines Referenztaktsignals; b) Erzeugen wenigstens eines Freigabesignals; c) Teilen des Referenztaktsignals, um ein Systemtaktsignal zu erzeugen; und gekennzeichnet durch: d) Schalten der Frequenz des Systemtaktsignals während einer Zeitperiode, die mit einer Impulsflanke des Freigabesignals korrespondiert.
Verfahren nach Anspruch 34, dadurch gekennzeichnet, dass Schritt (b) das Teilen des Referenztaktsignals umfasst, um eine Vielzahl von Freigabesignale mit unterschiedlichen Frequenzen zu erzeugen, und Schritt (d) das Anpassen der Frequenz des Systemtaktsignals während einer Zeitperiode umfasst, die mit einer gemeinsamen Impulsflanke der Vielzahl von Freigabesignalen korrespondiert.
Verfahren nach Anspruch 34 dadurch gekennzeichnet, dass die Frequenz des Referenztaktsignals ein ganzzahliges Vielfaches der Frequenz des Systemtaktsignals ist.
Verfahren nach Anspruch 34 dadurch gekennzeichnet, dass die Frequenz des Referenztaktsignals ein ganzzahliges Vielfaches der Frequenz des Freigabesignals ist.
Verfahren nach Anspruch 34, dadurch gekennzeichnet, dass die Frequenz des Systemtaktsignals ein ganzzahliges Vielfaches der Frequenz des Freigabesignals ist.
Verfahren nach Anspruch 34, dadurch gekennzeichnet, dass Schritt (c) umfasst: Erzeugen eines frequenz-geteilten Signals entsprechend dem Referenztaktsignal und einem Steuerwert; Taktausblenden des frequenz-geteilten Signals, um das Systemtaktsignal entsprechend dem Referenztaktsignal zu erzeugen.
Verfahren nach Anspruch 39, dadurch gekennzeichnet, dass der Schritt des Taktausblendens des Ausgabesignals umfasst: Anwenden einer UND-Verknüpfung oder einer ODER-Verknüpfung auf das Referenztaktsignal und das Ausgabesignal.
Verfahren nach Anspruch 34, dadurch gekennzeichnet, dass der Schritt (c) umfasst: Erzeugen eines frequenz-geteilten Signals entsprechend dem Referenztaktsignal und einem Steuerwert;. Zwischenspeichern des frequenz-geteilten Signals, um ein verzögertes Taktsignal entsprechend dem Referenztaktsignal zu erzeugen; und Taktausblenden des verzögerten Taktsignals, um das Systemtaktsignal entsprechend dem Referenztaktsignal zu erzeugen.
Verfahren nach Anspruch 41, dadurch gekennzeichnet, dass der Schritt des Taktausblendens des Ausgabesignals umfasst: Anwenden einer UND-Verknüpfung oder einer ODER-Verknüpfung auf das Referenztaktsignal und das Ausgabesignal.
Verfahren nach Anspruch 34, dadurch gekennzeichnet, dass die Schritte (b) und (c) synchron beginnen.
Verfahren nach Anspruch 34, dadurch gekennzeichnet, dass Schritt (b) weiter umfasst: Teilen des Systemtaktsignals oder des Referenztaktsignals, um das Freigabesignal zu erzeugen.
Verfahren nach Anspruch 34, dadurch gekennzeichnet, dass Schritt (d) weiter umfasst: Zählen des Systemtaktsignals, um einen Zählwert zu erzeugen; und Schalten der Frequenz des Systemtaktsignals, wenn der Zählwert einen vorbestimmten Wert erreicht; wobei der vorbestimmte Wert mit einer Zeitperiode korrespondiert, die mit einer Impulsflanke des Freigabesignals korrespondiert.