DE10253879B4

DE10253879B4 - Phasendetektor und Verfahren zur Taktsignal-Phasendifferenzkompensation

Info

Publication number: DE10253879B4
Application number: DE10253879A
Authority: DE
Inventors: Chang-Sik Yoo
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-11-13
Filing date: 2002-11-11
Publication date: 2006-05-11
Anticipated expiration: 2022-11-12
Also published as: TWI289974B; KR100440452B1; KR20030039994A; DE10253879A1; JP3940917B2; US20030090296A1; US6683478B2; JP2003209464A

Abstract

Phasendetektor für einen Verzögerungsregelkreis zur Kompensation einer Phasendifferenz zwischen einem ersten Taktsignal (REFCLK) und einem zweiten Taktsignal (FBCLK), mit folgenden Elementen:
– einem ersten Flip-Flop (110), welches das erste Taktsignal (REFCLK) empfängt, ein erstes Ausgangssignal (UP) erzeugt und durch ein erstes Rücksetzsignal (A2) zurückgesetzt wird,
– einem zweiten Flip-Flop (120), welches das zweite Taktsignal (FBCLK) empfängt, ein zweites Ausgangssignal (DOWN) erzeugt und von einem zweiten Rücksetzsignal (A3) zurückgesetzt wird, wobei das erste und zweite Rücksetzsignal von separaten Logikpfaden stammen, und
– einem Rücksetzschaltkreis (130) zur Erzeugung des ersten Rücksetzsignals basierend auf einer Kombination des ersten und zweiten Ausgangssignals und eines ersten Initialisierungssignals (INTL1) und zur Erzeugung des zweiten Rücksetzsignals basierend auf einer Kombination des ersten und zweiten Ausgangssignals und eines zweiten Initialisierungssignals (INTL2),
– wobei das erste und das zweite Initialisierungssignal basierend auf einem extern zugeführten Hauptrücksetzsignal (RESETB) erzeugt werden.

Description

Die Erfindung bezieht sich auf einen Phasendetektor für einen Verzögerungsregelkreis zur Kompensation einer Phasendifferenz zwischen einem ersten Taktsignal und einem zweiten Taktsignal und auf ein zugehöriges Phasendifferenzkompensationsverfahren.
Verzögerungsregelkreise (DLL) werden auf dem Gebiet analoger Schaltkreisentwürfe vielfach verwendet. Mit den immer strengeren Zeitsteuerungsanforderungen gegenwärtiger Computer- und Kommunikationssysteme mit hohem Leistungsvermögen werden DLL auch für den Einsatz in digitalen Schaltkreisentwürfen immer populärer, wie in Hauptplatinen von Rechnern, in Multimedia-Platinen für hohe Leistungsfähigkeit, in Halbleiterspeicherbauelementen etc. Speziell werden DLL in Halbleiterspeicherbauelementen, wie in DRAM-Bauelementen vom Typ mit doppelter Datenrate (DDR), dazu verwendet, eine gemeinsame Phase zwischen einem zugeführten Referenztaktsignal und einem internen Taktsignal zu erzielen.
1 veranschaulicht im Blockschaltbild einen herkömmlichen Aufbau eines Verzögerungsregelkreises 1 mit einer spannungsgesteurten Verzögerungslinie bzw. Verzögerungsstufe (VCDL) 10, einem Phasendetektor 20, einer Ladungspumpe 30, einem als Filter fungierenden Kondensator C1 und einer optionalen Verzögerungseinheit 40, deren Vorhandensein im Verzögerungsregelkreis für die nachfolgende Beschreibung angenommen sei.
Der Phasendetektor 20 misst die Phasendifferenz zwischen einem zugeführten Referenztaktsignal REFCLK und einem Rückkopplungstaktsignal FBCLK, das von der Verzögerungseinheit 40 abgegeben wird, und gibt Phasendifferenz-Detektionssignale UP und DOWN ab. Die Ladungspumpe 30 steuert das Maß an Ausgangsstrom Ic in Reaktion auf die Detektionssignale UP und DOWN. Der Kondensator C1 liefert der VCDL 10 eine Steuerspannung Vc entsprechend dem von der Ladungspumpe 30 abgegebenen Strom Ic. Die VCDL 10 verzögert das Referenztaktsignal REFCLK um einen der Steuerspannung Vc entsprechenden Zeitbetrag und gibt ein Taktsignal OUTCLK als ein verzögertes Signal des Referenztaktsignals REFCLK ab. Die Verzögerungseinheit 40 verzögert das Taktsignal OUTCLK, das von der VCDL 10 abgegeben wird, um eine vorgegebene Zeitspanne und gibt ein gegenüber dem Taktsignal OUTCLK entsprechend verzögertes Signal ab, um die Phasendifferenz zwischen den beiden Taktsignalen OUTCLK und REFCLK zu kompensieren.
Wenn ein Hauptrücksetzsignal RESETB aktiviert ist, arbeitet der DLL 1 wie folgt. Das RESETB-Signal weist einen hohen Logikwert auf, wenn der DLL 1 in Betrieb ist. Der Phasendetektor 20 detektiert die Phasendifferenz zwischen dem zugeführten Referenztaktsignal REFCLK und dem Rückkopplungstaktsignal FBCLK, das von der Verzögerungseinheit 40 abgegeben wird. Wenn die Phase des Rückkopplungstaktsignals FBCLK der Phase des Referenztaktsignals REFCLK nacheilt bzw. die Phase des Signals REFCLK derjenigen des Signals FBCLK voreilt, wird das Phasendifferenz-Detektionssignal UP aktiviert. Dadurch liefert die Ladungspumpe 30 eine Ausgangsstrom Ic derart, dass die Verzögerungszeit der VCDL 10 verkürzt wird. Wenn andererseits die Phase des Signals FBCLK der Phase des Signals REFCLK voreilt bzw. die Phase des Signals REFCLK derjenigen des Signals FBCLK nacheilt, wird das Phasendifferenz-Detektionssignal DOWN aktiviert. Dadurch liefert die Ladungspumpe 30 einen Ausgangsstrom Ic derart, dass die Verzögerungszeit der VCDL 10 verlängert wird. Der DLL 1 verzögert jeweils das Referenztaktsignal REFCLK um die in der VCDL 10 festgelegte Zeitspanne, um das Ausgangstaktsignal OUTCLK abzugeben.
2 zeigt im Blockschaltbild eine herkömmliche Realisierung für den Phasendetektor 20 mit zwei D-Flip-Flops 21, 22 und einem Rücksetzsteuerschaltkreis 23. Das D-Flip-Flop 21 weist einen Eingangsanschluss D, der mit einer Speisespannung VCC gekoppelt ist, einen Ausgangsanschluss Q, der das Phasendifferenz-Detektionssignal UP abgibt, einen Taktanschluss CK, der das Referenztaktsignal REFCLK empfängt, und einen Rücksetzanschluss RST auf. Das D-Flip-Flop 22 beinhaltet einen Eingangsanschluss D, der mit der Speisespannung VCC gekoppelt ist, einen Ausgangsanschluss Q, der das Phasendifferenz-Detektionssignal DOWN abgibt, einen Taktanschluss CK, der das Rückkopplungstaktsignal FBCLK empfängt, und einen Rücksetzanschluss RST, der ein vom Rücksetzsteuerschaltkreis 23 abgegebenes Steuersignal A0 empfängt. Der Rücksetzsteuerschaltkreis 23 ist aus einem NAND-Gatter 25, welches die Phasendifferenz-Detektionssignale UP und DOWN zur Durchführung einer NAND-Verknüpfung empfängt, und einem NAND-Gatter 24 aufgebaut, das ein Ausgangssignal des NAND-Gatters 25 und das extern zugeführte Hauptrücksetzsignal RESETB zur Durchführung einer NAND-Verknüpfung empfängt.
Die Betriebsweise dieses herkömmlichen Phasendetektors 20 wird nachfolgend unter Bezugnahme auf die zugehörigen Zeitlablaufdiagramme der 3A, 3B und 4A bis 4D erläutert. Die 3A und 3B zeigen Zeitablaufdiagramme zur Veranschaulichung des Betriebszustands des Phasendetektors 20 von 2, wenn der DLL 1 von 1 in einem stationären Zustand arbeitet.
Speziell zeigt 3A ein Zeitablaufdiagramm zur Veranschaulichung der Zustände der Phasendifferenz-Detektionssignale UP und DOWN, die vom Phasendetektor 20 abgegeben werden, wenn die Phase des Rückkopplungstaktsignals FBCLK der Phase des Referenztaktsignals REFCLK voreilt.
Wie aus den 2 und 3A ersichtlich, wird das Phasendifferenz-Detektionssignal DOWN, wenn die Phase des Rückkopplungstaktsignals FBCLK der Phase des Referenztaktsignals REFCLK voreilt, wobei das Hauptrücksetzsignal RESETB auf hohem Pegel bleibt, mit dem Signal FBCLK synchronisiert, um zuerst aktiviert zu werden. Anschließend wird das Phasendifferenz-Detektionssignal UP synchron zum Signal REFCLK aktiviert. Wenn sowohl das UP- als auch das DOWN-Signal aktiviert sind, gibt das NAND-Gatter 25 im Rücksetzsteuerschaltkreis 23 ein Signal auf niedrigem Pegel ab. Dementsprechend geht das vom NAND-Gatter 24 abgegebene Signal A0 auf hohen Pegel. Beide D-Flip-Flops 21 und 22 werden daraufhin zurückgesetzt, was es dem UP- und dem DOWN-Signal erlaubt, auf niedrigen Pegel überzugehen. Es gibt somit eine simultane Zeitspanne, während der die vom Phasendetektor 20 abgegebenen Detektionssignale UP und DOWN beide aktiviert sind. Da jedoch die Zeitspanne der Aktivierung des DOWN-Signals länger als die Zeitspanne der Aktivierung des UP-Signals ist, liefert die Ladungspumpe 30 einen Ausgangsstrom Ic derart, dass die Verzögerungszeit der VCDL 10 proportional zur Zeitdifferenz zwischen dem UP- und dem DOWN-Signal anwächst.
3B zeigt im Zeitablaufdiagramm die Zustände der Phasendifferenz-Detektionssignale UP und DOWN, die vom Phasendetektor 20 abgegeben werden, wenn die Phase des Rückkopplungstaktsignals FBCLK der Phase des Referenztaktsignals REFCLK nacheilt. Wie aus den 2 und 3B ersichtlich, wird das Phasendifferenz-Detektionssignal UP anfänglich synchron zum REFCLK-Signal aktiviert, wenn die Phase des FBCLK-Signals derjenigen des REFCLK-Signals nacheilt, wobei das Hauptrücksetzsignal RESETB auf hohem Pegel liegt. Das Phasendifferenz-Detektionssignal DOWN wird dann synchron zum Signal FBCLK aktiviert. Wenn das UP- und das DOWN-Signal beide aktiviert sind, gibt das NAND-Gatter 25 im Rücksetzsteuerschaltkreis 23 ein Signal auf niedrigem Pegel ab. Dadurch geht das vom NAND-Gatter 27 abgegebene Signal A0 auf hohen Pegel. In Reaktion auf den hohen Pegel des Signals A0 werden beide D-Flip-Flops 21 und 22 zurückgesetzt, wodurch das UP- und das DOWN-Signal beide auf niedrigen Pegel übergehen. Es gibt somit eine Zeitspanne, während der das UP- und das DOWN-Signal, die vom Phasendetektor 20 abgegeben werden, beide aktiviert sind. Dennoch liefert die Ladungspumpe 30, da die Aktivierungsdauer des UP-Signals länger als diejenige des DOWN-Signals ist, einen Ausgangsstrom Ic derart, dass die Verzögerungszeit der VCDL 10 proportional zur Differenz der Zeitdauern zwischen dem UP- und dem DOWN-Signal verkürzt wird.
Wenn keine Phasendifferenz zwischen den Signalen FBCLK und REFCLK vorliegt, sind die Aktivierungszeitspannen für das UP- und das DOWN-Signal identisch, wie unmittelbar ersichtlich und daher nicht explizit gezeigt. Dementsprechend wird dann die Verzögerungszeit der VCDL 10 nicht verstellt.
Der Phasendetektor 20 gibt die Phasendifferenz-Detektionssignale UP und DOWN zur Erhöhung, Verkürzung oder Beibehaltung der Verzöge rungszeit der VCDL 10 ab. Aus diesem Grund wird der Phasendetektor 20 auch als ein Dreizustands-Phasendetektor bezeichnet.
Die 4A und 4B zeigen Zeitablaufdiagramme zur Veranschaulichung von Betriebszuständen des Phasendetektors von 2, wenn der DLL 1 von 1 von einem Nichtbetriebszustand in einen Betriebszustand wechselt oder initialisiert wird. Speziell zeigt 4A ein Zeitablaufdiagramm von Signalen, die vom Phasendetektor 20 für den Fall abgegeben werden, dass das Hauptrücksetzsignal RESETB vor der Aktivierung des Rückkopplungstaktsignals FBCLK aktiviert wird, wenn die Phase des Signals FBCLK der Phase des Signals REFCLK voreilt.
Wie aus 4A ersichtlich, geht das vom NAND-Gatter 24 des Rücksetzsteuerschaltkreises 23 abgegebene Signal A0 auf hohen Pegel, während das Hauptrücksetzsignal RESETB auf niedrigem Pegel gehalten wird, d.h. der DLL 1 in einem Nichtbetriebszustand gehalten wird. Die Phasendifferenz-Detektionssignale DOWN und UP, die von den D-Flip-Flops 21 und 22 abgegeben werden, werden daher auf niedrigem Pegel gehalten. Wenn das Hauptrücksetzsignal RESETB von niedrigem auf hohen Pegel übergeht, d.h. der DLL1 aktiviert wird, gibt das NAND-Gatter 24 im Rücksetzsteuerschaltkreis 23 das Signal A0 mit niedrigem Pegel ab. Dadurch werden die D-Flip-Flops 21 und 22 mit dem Referenztaktsignal REFCLK bzw. dem Rückkopplungstaktsignal FBCLK synchronisiert.
Wie aus 4A zu erkennen, geht das Rückkopplungstaktsignal FBCLK, nachdem das Hauptrücksetzsignal RESETB auf hohen Pegel übergegangen ist, vor dem Referenztaktsignal REFCLK auf hohen Pegel. Das vom D-Flip-Flop 22 abgegebene Phasendifferenz-Detektionssignal DOWN wird auf hohen Pegel aktiviert. Als nächstes wird das Phasendifferenz-Detektionssignal UP, das vom D-Flip-Flop 21 abgegeben wird, auf hohen Pegel aktiviert, wenn das Signal REFCLK auf hohen Pegel übergegangen ist. Wenn sowohl das UP- als auch das DOWN-Signal aktiviert sind, geht das vom NAND-Gatter 24 im Rücksetzsteuerschaltkreis 23 abgegebene Signal A0 auf hohen Pegel.
4C zeigt ein Zeitablaufdiagramm von Signalen des Phasendetektors 20 im Fall, dass das Hauptrücksetzsignal RESETB aktiviert wird, bevor das Referenztaktsignal REFCLK aktiviert wird, wenn die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Signals REFCLK nacheilt.
Wie aus 4C ersichtlich, behalten beide von den D-Flip-Flops 21 und 22 abgegebenen Phasendifferenz-Detektionssignale UP und DOWN einen niedrigen Pegel bei, wenn das Hauptrücksetzsignal RESETB auf niedrigem Pegel gehalten wird, da das vom NAND-Gatter 24 abgegebene Signal A0 dann auf hohem Pegel gehalten wird. Wenn ein Übergang des Hauptrücksetzsignals RESETB von niedrigem auf hohen Pegel auftritt, wechselt das vom NAND-Gatter 24 abgegebene Signal A0 von hohem auf niedrigen Pegel. Da das Signal REFCLK vor dem Signal FBCLK auf hohen Pegel wechselt, nachdem das Signal RESETB auf hohen Pegel übergegangen ist, wird das vom D-Flip-Flop 21 abgegebene Phasendifferenz-Detektionssignal UP auf hohen Pegel aktiviert. Wenn später das Signal FBCLK aktiviert wird, wird dann auch das Phasendifferenz-Detektionssignal DOWN aktiviert. Wenn das UP- und das DOWN-Signal beide aktiviert sind, geht das vom NAND-Gatter 27 abgegebene Signal A0 auf hohen Pegel.
Wie oben erwähnt, arbeitet der Phasendetektor 20 in einer normalen Weise, wenn das Hauptrücksetzsignal RESETB aktiviert wird, bevor das in seiner Phase voreilende Signal der beiden Signale REFCLK und FBCLK aktiviert wird. Wenn jedoch das Signal RESETB zwischen dem Aktivierungszeitpunkt des in seiner Phase voreilenden Taktsignals und dem Aktivierungszeitpunkt des in seiner Phase nacheilenden Taktsig nals aktiviert wird, kann ein Fehlbetrieb des Phasendetektors 20 auftreten, bei dem dessen Ausgangssignal einen nicht korrekten Wert aufweist.
4B zeigt im Zeitablaufdiagramm eine derartige abnormale Betriebssituation des herkömmlichen Phasendetektors 20, wenn die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Referenztaktsignals REFCLK voreilt und das Hauptrücksetzsignal RESETB in einem solchen Zwischenzeitpunkt aktiviert wird. Wie aus den 2 und 4B ersichtlich, wird das vom D-Flip-Flop 21 abgegebene Phasendifferenz-Detektionssignal UP, wenn das Hauptrücksetzsignal RESETB zwischen einer jeweiligen ansteigenden Flanke der Taktsignale FBCLK und REFCLK in der Situation aktiviert wird, dass die Phase des Signals FBCLK derjenigen des Signals REFCLK voreilt, synchron zum Signal REFCLK aktiviert. Wenn dann das Signal FBCLK aktiviert wird, wird das vom D-Flip-Flop 22 abgegebene Phasendifferenz-Detektionssignal DOWN aktiviert.
Wenn die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Referenztaktsignals REFCLK voreilt, sollte das Phasendifferenz-Detektionssignal DOWN vor dem Phasendifferenz-Detektionssignal UP aktiviert werden. Im Beispiel des herkömmlichen Phasendetektors 20 gemäß 4B ergibt sich jedoch unerwünschterweise ein Fehlbetrieb des Phasendetektors 20, bei dem dieser die Verzögerung verringert, statt sie zu erhöhen.
4D zeigt im Zeitablaufdiagramm einen weiteren Fehlbetriebszustand des herkömmlichen Phasendetektors von 2. Wenn das Hauptrücksetzsignal RESETB zwischen dem Aktivierungszeitpunkt des Referenztaktsignals REFCLK und dem Aktivierungszeitpunkt des Rückkopplungstaktsignals FBCLK im Fall, dass die Phase des Signals FBCLK derjenigen des Signals REFCLK nacheilt, aktiviert wird, wird das vom D-Flip-Flop 22 abgegebene Phasendifferenz-Detektionssignal DOWN synchron zum Signal FBCLK aktiviert. Wenn danach das Signal REFCLK aktiviert wird, wird das vom D-Flip-Flop 21 abgegebene Signal UP aktiviert.
Wenn die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Referenztaktsignals REFCLK nacheilt, sollte das Phasendifferenz-Detektionssignal UP vor dem Phasendifferenz-Detektionssignal DOWN aktiviert werden. Im herkömmlichen Phasendetektor 20 tritt hingegen, wie in 4D veranschaulicht, unerwünschterweise wiederum ein Fehlbetrieb in diesem Fall auf, wenn das Signal DOWN zuerst aktiviert wird, indem die Verzögerung erhöht, statt verringert wird.

Die Patentschrift US 5.539.345 offenbart einen Phasendetektor mit vier Flip-Flops, die jeweils am einen Eingangsanschluss auf einem festen, z.B. hohen Pegel gehalten werden, während am anderen Eingang ein erstes und drittes Flip-Flop ein erstes Taktsignal bzw. dessen invertiertes Signal und ein zweites und viertes Flip-Flop ein zweites Signal bzw. dessen invertiertes Signal empfangen. Die Ausgangssignale des ersten und dritten Flip-Flops einerseits und die Ausgangssignale des zweiten und vierten Flip-Flops andererseits werden jeweils ODER-verknüpft, um je ein Signal zu erzeugen, das einen Flankenwechsel des ersten bzw. zweiten Taktsignals anzeigt. Das dritte und vierte Flip-Flop werden durch ein Signal zurückgesetzt, das durch eine NAND-Verknüpfung ihrer Ausgangssignale gebildet ist. Das erste und das zweite Flip-Flop werden durch Signale zurückgesetzt, die jeweils durch eine spezielle Logikkombination aller vier Flip-Flop-Ausgangssignale gebildet sind.

Die Patentschrift US 4.105.947 offenbart einen Phasen- und Frequenzdetektor mit zwei Flip-Flops, die jeweils am einen Eingang auf ein festes Potential gelegt sind und am anderen Eingang ein Eingangsimpulssignal empfangen. Die Ausgangssignale der beiden Flip-Flops werden je einem Eingang eines Integrierers zugeführt, der daraus eine Steuerspan nung für einen spannungsgesteuerten Oszillator erzeugt, dessen Ausgangssignalfrequenz gleich einer vorgegebenen Referenzfrequenz gehalten werden soll. Dazu ist die Frequenz des Eingangssignals des einen Flip-Flops aus der Referenzfrequenz und die Frequenz des Eingangssignals für das andere Flip-Flop aus der Ausgangssignalfrequenz des spannungsgesteuerten Oszillators abgeleitet. Die Flip-Flops werden durch Rücksetzsignale zurückgesetzt, die jeweils durch eine NAND-Verknüpfung der beiden Flip-Flop-Eingangssignale und des Eingangssignals des betreffenden Flip-Flops gebildet sind.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Phasendetektors für einen Verzögerungsregelkreis und eines Verfahrens zur Phasendifferenzkompensation zugrunde, mit denen sich eine möglichst fehlerfreie Phasenkompensation zwischen einem ersten und zweiten Taktsignal erzielen lässt, insbesondere unabhängig davon, zu welchem Zeitpunkt der Betrieb eines zugehörigen Verzögerungsregelkreises initialisiert oder dessen Betriebszustand geändert wird.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Phasendetektors mit den Merkmalen des Anspruchs 1 sowie eines Phasendifferenz-Kompensationsverfahrens mit den Merkmalen des Anspruchs 11.

Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein Blockschaltbild eines herkömmlichen Aufbaus eines Verzögerungsregelkreises,
2 ein Blockschaltbild eines herkömmlichen Aufbaus eines Phasendetektors von 1,
3A und 3B Zeitablaufdiagramme zur Veranschaulichung des Betriebszustands des Phasendetektors von 2 während eines stationären Betriebszustands des Verzögerungsregelkreises von 1,
4A bis 4D Zeitablaufdiagramme zur Veranschaulichung des Betriebszustands des Phasendetektors von 2 bei Initialisierung des Verzögerungsregelkreises von 1 von einem Nichtbetriebszustand in einen Betriebszustand,
5 ein Blockschaltbild eines erfindungsgemäßen Phasendetektors,
6A bis 6D Zeitablaufdiagramme zur Veranschaulichung von Betriebszuständen des erfindungsgemäßen Phasendetektors von 5 und
7 ein Blockschaltbild eines weiteren erfindungsgemäßen Phasendetektors.
5 zeigt den Schaltungsaufbau eines ersten erfindungsgemäßen Phasendetektors 100 mit D-Flip-Flops 110 und 120, die jeweils ein Phasendifferenz-Detektionssignal UP bzw. DOWN abgeben, einer Rücksetzsteuerlogik 130, die unabhängige und separate Rücksetzsignale A2 und A3 zur Steuerung des Rücksetzvorgangs der D-Flip-Flops 110, 120 abgeben und einer Ausgangszustands-Setzlogik 140 zur Erzeugung von Anfangszustandssetzsignalen INTL1 und INTL2, um die Anfangszustän de für das UP- und das DOWN-Signal zu setzen. Der Rücksetzsteuerschaltkreis 130 besteht aus NAND-Gattern 131, 132 und 133. Die Anfangszustands-Setzlogik 140 umfasst ein D-Flip-Flop 141, NAND-Gatter 143 und 145 sowie Inverter 142 und 144.
Jedes der beiden D-Flip-Flops 110 und 120 besitzt dieselbe Konfiguration wie die beiden D-Flip-Flops 21 und 22 im herkömmlichen Phasendetektor 20 von 2. Folglich beinhaltet das D-Flip-Flop 110 einen Eingangsanschluss D, der mit einer Speisespannung VCC gekoppelt ist, einen Taktanschluss CK, der das Referenztaktsignal REFCLK empfängt, und einen Rücksetzanschluss RST, der das von der Rücksetzsteuerlogik 130 abgegebene Signal A2 empfängt. Das D-Flip-Flop 120 beinhaltet einen an die Speisespannung VCC gekoppelten Eingangsanschluss D, einen Ausgangsanschluss Q, der das Phasendifferenz-Detektionssignal DOWN abgibt, einen Taktanschluss CK, der das Rückkopplungstaktsignal FBCLK empfängt, und einen Rücksetzanschluss RST, der das von der Rücksetzsteuerlogik 130 abgegebene Signal A3 empfängt.
Das D-Flip-Flop 141 weist einen Einganganschluss D, der das Referenztaktsignal REFCLK empfängt, einen Ausgangsanschluss Q und einen Taktanschluss CK auf, der das Rückkopplungstaktsignal FBCLK empfängt. Ein vom Ausgangsanschluss Q abgegebenes Signal A1 wird vom Inverter 142 invertiert. Ein Hauptrücksetzsignal RESETB, das extern zum Rücksetzen eines DLL zugeführt wird, wird durch den Inverter 144 invertiert. Hierbei kann es sich insbesondere um den DLL 1 von 1 handeln, bei dem der herkömmliche durch den erfindungsgemäßen Phasendetektor ersetzt ist. Das NAND-Gatter 143 empfängt die von den Invertern 142 und 144 abgegebenen Signale und führt mit diesen eine NAND-Verknüpfung aus, um das erste Anfangszustandssetzsignal INTL1 abzugeben. Das NAND-Gatter 145 empfängt das vom Ausgangsanschluss Q abgegebene Signal A1 und das vom Inverter 144 abgegebene Signal, um mit diesen eine NAND-Verknüpfung auszuführen und dementsprechend das zweite Anfangszustandssetzsignal INTL2 abzugeben.
Das NAND-Gatter 132 empfängt die von den beiden D-Flip-Flops 110 und 120 abgegebenen Signale UP und DOWN und führt mit diesen eine NAND-Verknüpfung durch. Das NAND-Gatter 131 empfängt die Ausgangssignale der NAND-Gatter 132 und 143 und führt mit diesen eine NAND-Verknüpfung durch, um das Signal A2 abzugeben. Das NAND-Gatter 133 empfängt das Ausgangssignal des NAND-Gatters 132 und das vom NAND-Gatter 145 abgegebene Signal INTL2 und führt mit diesen eine NAND-Verknüpfung durch, um das Signal A3 abzugeben. Das vom NAND-Gatter 131 abgegebene Signal A2 wird dem Rücksetzanschluss RST des D-Flip-Flops 110 zugeführt, und das vom NAND-Gatter 133 abgegebene Signal A3 wird an den Rücksetzanschluss RST des D-Flip-Flops 120 angelegt.
Nachfolgend wird genauer auf die Betriebsweise des erfindungsgemäßen Phasendetektors 100 von 5 unter zusätzlicher Bezugnahme auf die 6A bis 6D eingegangen.
Die 6A bis 6D zeigen Zeitablaufdiagramme zur Veranschaulichung von Betriebszuständen des Phasendetektors 100 der 5. Speziell zeigt 6A ein Zeitablaufdiagramm für Signale, die vom Phasendetektor 100 abgegeben werden, wenn das Hauptrücksetzsignal RESETB vor der Aktivierung des Rückkopplungstaktsignals FBCLK aktiviert wird, d.h. eine ansteigende Flanke aufweist, für den Fall, dass die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Referenztaktsignals REFCLK voreilt.
Wie aus den 5 und 6A ersichtlich, befindet sich das vom Inverter 144 abgegebene Signal auf einem hohen Logikpegel, wenn sich das Signal RESETB in einem deaktivierten Zustand auf niedrigem Pegel be findet. Da die Phase des Signals FBCLK derjenigen des Signals REFCLK voreilt, befindet sich das Signal REFCLK zum Zeitpunkt einer ansteigenden Flanke des Signals FBCLK auf niedrigem Pegel. Daher liegt das vom D-Flip-Flop 141 abgegebene Signal A1 auf niedrigem Pegel, so dass das vom Inverter 142 abgegebene Signal auf hohem Pegel liegt. Da die von den Invertern 142 und 144 abgegebenen Signale auf hohem Pegel liegen, gibt das NAND-Gatter 143 das erste Anfangszustandssetzsignal INTL1 auf niedrigem Pegel ab. Daher liegt das vom NAND-Gatter 131 abgegebene Signal A2 unabhängig vom Ausgangssignal des NAND-Gatters 132 auf hohem Pegel. Als Resultat hiervon gibt das D-Flip-Flop 110, wenn die Phase des Signals FBCLK derjenigen des Signals REFCLK voreilt, das Phasendifferenz-Detektionssignal UP auf niedrigem Pegel ab, während sich das Hauptrücksetzsignal RESETB auf niedrigem Pegel befindet.
Andererseits empfängt das NAND-Gatter 145 das vom D-Flip-Flop 141 abgegebene Signal A1 auf niedrigem Pegel und das vom Inverter 144 abgegebene Signal auf hohem Pegel, um das Signal INTL2 mit hohem Pegel abzugeben. Durch die zuvor geschilderte Betriebsweise gibt das NAND-Gatter 132 ein Signal auf hohem Pegel ab, da sich das Phasendifferenz-Detektionssignal UP auf niedrigem Pegel befindet. Da das vom NAND-Gatter 132 abgegebene Signal und das vom NAND-Gatter 145 abgegebene Signal INTL2 auf hohem Pegel liegen, gibt das NAND-Gatter 133 das Signal A3 mit niedrigem Pegel ab. Daher gibt das D-Flip-Flop 120 das Phasendifferenz-Detektionssignal DOWN mit hohem Pegel synchron zum Rückkopplungstaktsignal FBCLK ab. Der erfindungsgemäße Phasendetektor 100 setzt folglich die Phasendifferenz-Detektionssignale UP und DOWN auf niedrigen bzw. hohen Pegel, während sich das Hauptrücksetzsignal RESETB auf niedrigem Pegel befindet, wenn die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Referenztaktsignals REFCLK voreilt.
Wenn das Signal RESETB auf hohen Pegel übergeht, geht das Ausgangssignal des Inverters 144 auf niedrigen Pegel. Dadurch geben die NAND-Gatter 143 und 145 das erste bzw. zweite Anfangszustandssetzsignal INTL1, INTL2 auf hohem Pegel ab. Folglich arbeiten die NAND-Gatter 131 und 133 in Abhängigkeit vom Ausgangssignal des NAND-Gatters 132. Da die Signale UP und DOWN auf niedrigen bzw. hohen Pegel gesetzt wurden, nimmt das vom NAND-Gatter 132 abgegebene Signal hohen Pegel an. Dementsprechend geht das vom NAND-Gatter 131 abgegebene Signal A2 von hohem auf niedrigen Pegel über, und das vom NAND-Gatter 133 abgegebene Signal A3 bleibt auf niedrigem Pegel. Dies ermöglicht es den D-Flip-Flops 110 und 120, in einem nicht rückgesetzten Zustand zu arbeiten.
Da das Phasendifferenz-Detektionssignal DOWN anfänglich auf hohen Pegel gesetzt ist, behält es an der ersten ansteigenden Flanke des Signals FBCLK nach Aktivierung des Signals RESETB den hohen Pegel bei. Das Phasendifferenz-Detektionssignal UP wird dann an einer ansteigenden Flanke des Signals REFCLK auf hohen Pegel aktiviert. Wenn sich die Signale UP und DOWN beide auf hohem Pegel befinden, geht das vom NAND-Gatter 132 abgegebene Signal auf niedrigen Pegel. Dadurch geben die NAND-Gatter 131 und 133 die Signale A2 bzw. A3 auf hohem Pegel ab. Jedes der beiden D-Flip-Flops 110 und 120 wird zurückgesetzt, und jedes der beiden von diesen abgegebenen Signale DOWN und UP gehen auf niedrigen Pegel. Das Signal DOWN wird an einer zweiten ansteigenden Flanke des Signals FBCLK nach Aktivierung des Signals RESETB aktiviert, und das Signal UP wird an einer zweiten ansteigenden Flanke des Signals REFCLK auf hohen Pegel aktiviert. Mit Aktivierung beider Signale UP und DOWN gehen die von den NAND-Gattern 131 und 133 abgegebenen Signale A2 bzw. A3 auf hohen Pegel. Dadurch werden die D-Flip-Flops 110 und 120 zurückgesetzt, und die von diesen abgegebenen Signale UP und DOWN werden auf niedrigen Pegel deaktiviert.
Als Ergebnis wird die einer Phasendifferenz zwischen den Signalen UP und DOWN entsprechende Steuerspannung Vc in einem Verzögerungsregelkreisaufbau entsprechend 1 der VCDL 10 zugeführt, die das Signal REFCLK um eine von der Steuerspannung Vc abhängige Zeitspanne weiter verzögert und das verzögerte Signal OUTCLK abgibt.
6B veranschaulicht im Zeitablaufdiagramm Signale, die vom Phasendetektor 100 im Fall abgegeben werden, dass das Hauptrücksetzsignal RESETB zwischen Aktivierungszeiten des Referenztaktsignals REFCLK und des Rückkopplungstaktsignals FBCLK aktiviert wird, wenn die Phase des Signals FBCLK derjenigen des Signals REFCLK voreilt.
Wie aus den 5 und 6B ersichtlich, werden die von den NAND-Gattern 131 und 133 abgegebenen Signale A2 und A3 wie im Fall von 6A auf hohen bzw. niedrigen Pegel gesetzt, während das Signal RESETB deaktiviert ist, d.h. auf niedrigem Pegel liegt. Das D-Flip-Flop 110 wird dadurch zurückgesetzt, so dass es das Phasendifferenz-Detektionssignal UP auf niedrigem Pegel abgibt, während das D-Flip-Flop 120 mit dem Rückkopplungstaktsignal FBCLK synchronisiert wird und dabei das Phasendifferenz-Detektionssignal DOWN auf hohem Pegel abgibt.
Wenn das Signal RESETB auf hohen Pegel übergeht, geht das Ausgangssignal des Inverters 144 auf niedrigen Pegel. Dadurch geben die NAND-Gatter 143 und 145 das erste bzw. zweite Anfangszustands-Setzsignal INTL1, INTL2 auf hohem Pegel ab. Dies ermöglicht es den NAND-Gattern 131 und 133, in Abhängigkeit vom Ausgangssignal des NAND-Gatters 132 zu arbeiten. Da die Signale UP und DOWN anfänglich auf niedrigen bzw. hohen Pegel gesetzt sind, nimmt das vom NAND-Gatter 132 abgegebene Signal hohen Pegel an. Dementsprechend geht das vom NAND-Gatter 131 abgegebene Signal A2 von hohem auf nied rigen Pegel über, während das vom NAND-Gatter 133 abgegebene Signal A3 niedrigen Pegel beibehält. Dies ermöglicht es den beiden D-Flip-Flops 110 und 120, in einem nicht zurückgesetzten Zustand zu arbeiten.
Da das Phasendetektionssignal DOWN anfänglich auf hohen Pegel gesetzt ist, behält es nach dem Pegelübergang des Signals RESETB hohen Pegel bei. Das Phasendetektionssignal UP wird dann auf hohem Pegel an einer ersten ansteigenden Flanke des Signals REFCLK nach dem Übergang des Haupt-Rücksetzsignals RESETB auf hohen Pegel aktiviert. Sobald beide Signale UP und DOWN aktiviert sind, gehen die von den NAND-Gatters 131 und 133 abgegebenen Signale A2 und A3 auf hohen Pegel. Dadurch werden beide D-Flip-Flops 110 und 120 zurückgesetzt, und die beiden von ihnen abgegebenen Signale UP und DOWN werden deaktiviert.
Das Signal DOWN wird an einer ersten ansteigenden Flanke des Signals FBCLK nach Aktivierung des Signals RESETB auf hohen Pegel aktiviert, d.h. es geht auf hohen Pegel über, und das Signal UP wird an einer zweiten ansteigenden Flanke des Signals REFCLK auf hohen Pegel aktiviert. Sobald beide Signale UP und DOWN aktiviert sind, gehen die von den NAND-Gattern 131 und 133 abgegebenen Signale A2 und A3 auf hohen Pegel. Dadurch werden beide D-Flip-Flops 110 und 120 zurückgesetzt, und die von ihnen abgegebenen Signale UP und DOWN werden auf niedrigen Pegel deaktiviert.
Folglich wird beim Verzögerungsregelkreisaufbau entsprechend 1 der VCDL 10 eine Steuerspannung Vc zugeführt, die der Phasendifferenz zwischen dem Signal UP und DOWN entspricht, wodurch die VCDL 10 das Signal REFCLK um eine von der Steuerspannung Vc abhängige Zeitspanne weiter verzögert. Wie oben erläutert, erzeugt der erfindungsgemäße Phasendetektor 100 die Phasendifferenz-Detektionssignale UP und DOWN basierend auf einer Phasenbeziehung zwischen den beiden Taktsignalen REFCLK und FBCLK, wenn das Signal FBCLK dem Signal REFCLK voreilt. Wie aus den 6A und 6B ersichtlich, arbeitet der erfindungsgemäße Phasendetektor 100 selbst dann ordnungsgemäß, wenn das Signal RESETB aktiviert wird.
6C veranschaulicht im Zeitablaufdiagramm Signale, die vom Phasendetektor 100 für den Fall abgegeben werden, dass das Hauptrücksetzsignal RESETB vor der Aktivierung des Referenztaktsignals REFCLK aktiviert wird, wenn die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Signals REFCLK nacheilt.
Wie aus den 5 und 6C ersichtlich, befindet sich das vom Inverter 144 abgegebene Signal auf hohem Pegel, wenn das Signal RESETB auf niedrigem Pegel liegt. Da die Phase des Signals FBCLK derjenigen des Signals REFCLK nacheilt, liegt das Signal REFCLK bei einer ansteigenden Flanke des Signals FBCLK auf hohem Pegel. Daher nimmt das vom D-Flip-Flop 141 abgegebene Signal A1 hohen Pegel an, und das vom Inverter 142 abgegebene Signal geht auf niedrigen Pegel. Folglich geht das vom NAND-Gatter 143 abgegebene, erste Anfangszustands-setzsignal INTL1 auf hohen Pegel, und das vom NAND-Gatter 145 abgegebene, zweite Anfangszustandssetzsignal INTL2 geht auf niedrigen Pegel. Das vom NAND-Gatter 133 abgegebene Signal A3 liegt unabhängig vom Ausgangssignal des NAND-Gatters 132 auf hohem Pegel, wodurch das D-Flip-Flop 120 zurückgesetzt wird. Sobald das vom D-Flip-Flop 120 abgegebene Phasendetektionssignal DOWN auf niedrigen Pegel geht, geht das vom NAND-Gatter 132 abgegebene Signal auf hohen Pegel. Das NAND-Gatter 131 gibt ein Signal auf niedrigem Pegel ab, so dass das D-Flip-Flop 110 mit dem Signal REFCLK synchronisiert wird, um das Phasendetektionssignal UP auf hohem Pegel abzugeben. Wenn die Phase des Signals FBCLK derjenigen des Signals REFCLK nacheilt, wird das Signal UP auf hohen Pegel gesetzt, und das Signal DOWN wird auf niedrigen Pegel gesetzt, während das Signal RESETB auf niedrigem Pegel liegt.
Wenn das Signal RESETB hohen Pegel annimmt, geht das Ausgangssignal des Inverters 144 auf niedrigen Pegel. Dadurch geben die NAND-Gatter 143 und 145 das erste bzw. zweite Anfangszustandssetzsignal INTL1, INTL2 auf hohem Pegel ab. Die NAND-Gatter 131 und 133 arbeiten abhängig vom Ausgangssignal des NAND-Gatters 132. Da das Signal UP anfänglich auf hohen Pegel und das Signal DOWN anfänglich auf niedrigen Pegel gesetzt sind, gibt das NAND-Gatter 132 ein Signal auf hohem Pegel ab. Dementsprechend geht das vom NAND-Gatter 133 abgegebene Signal A3 von hohem auf niedrigen Pegel über, und das vom NAND-Gatter 131 abgegebene Signal A2 bleibt auf niedrigem Pegel. Dies erlaubt es den beiden D-Flip-Flops 110 und 120, in einem nicht rückgesetzten Zustand zu arbeiten.
Da das Phasendifferenz-Detektionssignal UP auf hohen Pegel gesetzt ist, verbleibt es an einer ersten ansteigenden Flanke des Signals REFCLK nach Aktivierung des Signals RESETB auf hohem Pegel. Das Phasendifferenz-Detektionssignal DOWN wird dann an einer ansteigenden Flanke des Signals FBCLK auf hohen Pegel aktiviert. Wenn sich beide Signale UP und DOWN auf hohem Pegel befinden, geht das vom NAND-Gatter 132 abgegebene Signal auf niedrigen Pegel. Dadurch gibt das NAND-Gatter 131 das Signal A2 auf hohem Pegel ab, und das NAND-Gatter 132 gibt das Signal A3 ebenfalls auf hohem Pegel ab. Beide D-Flip-Flops 110 und 120 werden zurückgesetzt, und die beiden von ihnen abgegebenen Signale UP und DOWN gehen auf niedrigen Pegel. Das Signal UP wird bei einer zweiten ansteigenden Flanke des Signals REFCLK nach Aktivierung des Signals RESETB auf hohen Pegel aktiviert, und das Signal DOWN wird bei einer zweiten ansteigenden Flanke des Signals FBCLK auf hohen Pegel aktiviert. Wenn die Signale UP und DOWN beide aktiviert sind, gehen die von den D-Flip-Flops 110 und 120 abgegebenen Signale A2 und A3 auf hohen Pegel. Die D-Flip-Flops 110 und 120 werden zurückgesetzt, und die beiden von ihnen abgegebenen Signale UP und DOWN werden auf niedrigem Pegel deaktiviert.
Folglich wird der VCDL 10 beim Verzögerungsregelkreisaufbau gemäß 1 eine der Phasendifferenz zwischen den Signalen UP und DOWN entsprechende Steuerspannung Vc zugeführt, so dass die VCDL 10 die Verzögerungszeit um ein von der Steuerspannung Vc abhängiges Maß verkürzt.
6D veranschaulicht im Zeitablaufdiagramm vom Phasendetektor 100 abgegebene Signale für den Fall, dass das Hauptrücksetzsignal RESETB zwischen ansteigenden Flanken des Referenztaktsignals REFCLK und des Rückkopplungstaktsignals FBCLK einen Übergang zeigt und die Phase des Signals FBCLK derjenigen des Signals REFCLK nacheilt.
Wie aus den 5 und 6D ersichtlich, werden die von den NAND-Gattern 131 und 133 abgegebenen Signale A2 und A3 wie im obigen Fall von 6C auf niedrigen bzw. hohen Pegel gesetzt. Dadurch wird das D-Flip-Flop 120 zurückgesetzt und gibt ein Phasendifferenz-Detektionssignal auf niedrigem Pegel ab. Das D-Flip-Flop 110 wird mit dem Referenztaktsignal REFCLK synchronisiert und gibt das Phasendifferenz-Detektionssignal UP auf hohem Pegel ab.
Wenn das Signal RESETB auf hohen Pegel übergeht, geht das Ausgangssignal des Inverters 144 auf niedrigen Pegel. Dadurch geben die NAND-Gatter 143 und 145 das erste bzw. zweite Anfangszustandssetzsignal INT1, INT2 auf hohem Pegel ab. Dementsprechend arbeiten die NAND-Gatter 131 und 133 abhängig vom Ausgangssignal des NAND-Gatters 132. Da das Signal UP anfänglich auf hohen Pegel und das Sig nal DOWN anfänglich auf niedrigen Pegel gesetzt werden, befindet sich das vom NAND-Gatter 132 abgegebene Signal auf hohem Pegel. Demgemäß bleibt das vom NAND-Gatter 131 abgegebene Signal A2 auf niedrigem Pegel, während das vom NAND-Gatter 133 abgegebene Signal A3 auf niedrigen Pegel geht. Dies erlaubt es den beiden D-Flip-Flops 110 und 120, in einem nicht rückgesetzten Zustand zu arbeiten.
Da das Signal UP anfänglich auf hohen Pegel gesetzt ist, wird das Signal DOWN bei einer ersten ansteigenden Flanke des Signals FBCLK nach Aktivierung des Signals RESETB auf hohen Pegel aktiviert. Sobald beide Signale UP und DOWN aktiviert sind, gehen die von den NAND-Gattern 131 und 133 abgegebenen Signale A2 und A3 beide auf hohen Pegel. Folglich werden beide D-Flip-Flops 110 und 120 zurückgesetzt, und die beiden von ihnen abgegebenen Signale UP und DOWN werden auf niedrigen Pegel deaktiviert.
Das Signal UP wird auf hohen Pegel an einer ersten ansteigenden Flanke des Referenztaktsignals REFCLK nach einem Übergang des Signals RESETB von niedrigem auf hohen Pegel aktiviert, und das Signal DOWN wird auf einen hohen Pegel an einer zweiten ansteigenden Flanke des Rückkopplungstaktsignals FBCLK nach einem Übergang des Signals RESETB von niedrigem auf hohen Pegel aktiviert. Sobald die beiden Signale UP und DOWN aktiviert sind, gehen die von den NAND-Gattern 131 und 133 abgegebenen Signale A2 und A3 auf hohen Pegel. Dadurch werden beide D-Flip-Flops 110 und 120 zurückgesetzt, und die beiden von ihnen abgegebenen Signale UP und DOWN werden auf niedrigen Pegel deaktiviert.
Folglich wird beim Verzögerungsregelkreisaufbau nach Art von 1 eine der Phasendifferenz zwischen dem Signal UP und DOWN entsprechende Steuerspannung Vc an die VDCL 10 derart angelegt, dass letz tere die Verzögerungszeit um ein von der Steuerspannung Vc abhängiges Maß verkürzt.
Wie oben erläutert, legt der erfindungsgemäße Phasendetektor 100 die Phasendifferenz-Detektionssignale UP und DOWN basierend auf einer Phasenbeziehung zwischen den beiden Taktsignalen REFCLK und FBCLK fest, wenn das Signal REFCLK dem Rückkopplungstaktsignal FBCLK in der Phase voreilt. Wie aus den 6C und 6D ersichtlich, arbeitet der erfindungsgemäße Phasendetektor 100 unabhängig von dem Zeitpunkt korrekt, zu dem das Signal RESETB während des Zyklus der Signale REFCLK und FBCLK aktiviert wird.
7 veranschaulicht im Blockschaltbild einen weiteren erfindungsgemäßen Phasendetektor 200, der D-Flip-Flops 210 und 220, eine Rücksetzsteuerlogik 230 und eine Anfangszustands-Einstelllogik 240 aufweist. Die D-Flip-Flops 210 und 220 und die Rücksetzsteuerlogik 230 weisen dieselbe Schaltkreiskonfiguration wie die D-Flip-Flops 110 und 120 und die Rücksetzsteuerlogik 130 von 5 auf. Wie die Anfangszustands-Einstelllogik 140 von 5 umfasst auch die Anfangszustands-Einstelllogik 240 ein D-Flip-Flop 241, NAND-Gatter 243 und 245 sowie Inverter 242 und 244. Im Unterschied zur Anfangszustands-Einstelllogik 140 wird jedoch im Ausführungsbeispiel von 7 das Rückkopplungstaktsignal FBCLK an den Eingangsanschluss D angelegt, während das Referenztaktsignal REFCLK an den Taktanschluss CK angelegt wird, d.h. die beiden Taktsignale werden im Ausführungsbeispiel von 7 gegenüber demjenigen von 5 vertauscht angelegt. Des weiteren wird das vom NAND-Gatter 243 abgegebene Signal an einen Eingang eines NAND-Gatters 233 der Rücksetzsteuerlogik als das zweite Anfangszustandssetzsignal INTL2 angelegt, und das vom NAND-Gatter 245 abgegebene Signal wird einem Eingang eines NAND-Gatters 231 der Rücksetzsteuerlogik 230 als das erste Anfangszustandssetzsignal INTL1 zugeführt. Bis auf diese Vertauschung entspricht das Ausfüh rungsbeispiel von 7 demjenigen von 5, so dass zur detaillierteren Beschreibung des Aufbaus und der Funktionsweise auf die obigen Erläuterungen zu den 5 bis 6D verwiesen werden kann.
Wenn im Ausführungsbeispiel von 7 die Phase des Rückkopplungstaktsignals FBCLK derjenigen des Referenztaktsignals REFCLK voreilt, geht das vom D-Flip-Flop 241 abgegebene Signal A1 auf hohen Pegel. Dadurch gelangt das vom NAND-Gatter 243 abgegebene, zweite Anfangszustandssetzsignal INTL2 auf hohen Pegel, während das Hauptrücksetzsignal RESETB auf niedrigem Pegel liegt, und das vom NAND-Gatter 245 abgegebene, erste Anfangszustandssetzsignal INTL1 gelangt auf niedrigen Pegel. Das vom NAND-Gatter 231 abgegebene Signal A2 geht auf hohen Pegel, wodurch das D-Flip-Flop 210 zurückgesetzt wird und das Phasendetektionssignal UP auf niedrigen Pegel gesetzt wird. Da das Signal UP auf niedrigen Pegel gesetzt wurde, geht das vom NAND-Gatter 232 abgegebene Signal auf hohen Pegel, während das vom NAND-Gatter 233 abgegebene Signal A3 auf niedrigen Pegel geht. Dementsprechend gibt das D-Flip-Flop 220 das Phasendifferenz-Detektionssignal DOWN, das mit dem Rückkopplungstaktsignal FBCLK synchronisiert ist, auf hohem Pegel ab.
Mit anderen Worten wird, wenn die Phase des Signals FBCLK derjenigen des Signals REFCLK voreilt, das Signal UP auf niedrigen Pegel gesetzt und das Signal DOWN auf hohen Pegel, während sich das Signal RESETB auf niedrigem Pegel befindet. Dadurch arbeitet der Phasendetektor 200 unabhängig vom Zeitpunkt, zu dem das Hauptrücksetzsignal RESETB aktiviert wird, korrekt.
Wenn andererseits die Phase des Signals FBCLK derjenigen des Signals REFCLK nacheilt, geht das vom D-Flip-Flop 241 abgegebene Signal A1 auf niedrigen Pegel, während sich das Signal RESETB auf niedrigem Pegel befindet. Daher gelangt das vom NAND-Gatter 243 abge gebene Signal INTL2 auf niedrigen Pegel, und das vom NAND-Gatter 245 abgegebene Signal INTL1 gelangt auf hohen Pegel. Das vom NAND-Gatter 233 abgegebene Signal A3 geht auf hohen Pegel, so dass das D-Flip-Flop 220 zurückgesetzt wird und das Phasendifferenz-Detektionssignal DOWN auf niedrigen Pegel gesetzt wird. Wenn das Signal DOWN auf niedrigen Pegel gesetzt ist, geht das vom NAND-Gatter 232 abgegebene Signal auf hohen Pegel, und das NAND-Gatter 231 gibt das Signal A2 auf niedrigem Pegel ab. Somit gibt das D-Flip-Flop 210 das Phasendifferenz-Detektionssignal UP auf hohem Pegel ab, das mit dem Referenztaktsignal REFCLK synchronisiert ist.
Wenn die Phase des Signals FBCLK derjenigen des Signals REFCLK nacheilt, wird das Signal UP auf hohen Pegel und das Signal DOWN auf niedrigen Pegel gesetzt, während das Signal RESETB einen niedrigen Pegelzustand beibehält. Dadurch arbeitet der Phasendetektor 200 unabhängig vom Zeitpunkt fehlerfrei, zu dem das Signal RESETB auf hohen Pegel übergeht.
Wie oben erläutert, legt der mit dem erfindungsgemäßen Pegeldetektor ausgerüstete Verzögerungsregelkreis den Zustand von Phasendifferenz-Detektionssignalen unabhängig von der Phasenbeziehung zwischen dem Referenztaktsignal und dem Rückkopplungstaktsignal fest. Für die Flip-Flops 110, 120 bzw. 210, 220 des Pegeldetektors, welche die Signals UP und DOWN liefern, werden unabhängige und separate Rücksetzsignale bereitgestellt. Daher ist der erfindungsgemäße Phasendetektor in der Lage, unabhängig vom Zeitpunkt, zu dem das Hauptrücksetzsignal auf hohen Pegel übergeht, korrekt zu arbeiten. Auf diese Weise wird ein fehlerfreier Phasenregelbetrieb sichergestellt.

Claims

Phasendetektor für einen Verzögerungsregelkreis zur Kompensation einer Phasendifferenz zwischen einem ersten Taktsignal (REFCLK) und einem zweiten Taktsignal (FBCLK), mit folgenden Elementen: – einem ersten Flip-Flop (110), welches das erste Taktsignal (REFCLK) empfängt, ein erstes Ausgangssignal (UP) erzeugt und durch ein erstes Rücksetzsignal (A2) zurückgesetzt wird, – einem zweiten Flip-Flop (120), welches das zweite Taktsignal (FBCLK) empfängt, ein zweites Ausgangssignal (DOWN) erzeugt und von einem zweiten Rücksetzsignal (A3) zurückgesetzt wird, wobei das erste und zweite Rücksetzsignal von separaten Logikpfaden stammen, und – einem Rücksetzschaltkreis (130) zur Erzeugung des ersten Rücksetzsignals basierend auf einer Kombination des ersten und zweiten Ausgangssignals und eines ersten Initialisierungssignals (INTL1) und zur Erzeugung des zweiten Rücksetzsignals basierend auf einer Kombination des ersten und zweiten Ausgangssignals und eines zweiten Initialisierungssignals (INTL2), – wobei das erste und das zweite Initialisierungssignal basierend auf einem extern zugeführten Hauptrücksetzsignal (RESETB) erzeugt werden.
Phasendetektor nach Anspruch 1, weiter dadurch gekennzeichnet, dass das erste und zweite Initialisierungssignal während eines Initialisierungsvorgangs komplementär sind.
Phasendetektor nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass das erste Taktsignal ein Referenztaktsignal beinhaltet und das zweite Taktsignal ein Rückkopplungstaktsignal beinhaltet.
Phasendetektor nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass das erste Ausgangssignal ein Signal (UP) beinhaltet, das im Verzögerungsregelkreis zur Verringerung der Verzögerung des Taktsignals verwendet wird, und das zweite Ausgangssignal ein Signal (DOWN) beinhaltet, das im Verzögerungsregelkreis zur Erhöhung der Verzögerung des ersten Taktsignals verwendet wird.
Phasendetektor nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass der Rücksetzschaltkreis folgende Elemente enthält: – einen ersten Logikschaltkreis (132) zur Durchführung einer Logikverknüpfung des ersten und zweiten Ausgangssignals zur Bereitstellung eines ersten Zwischensignals, – einen zweiten Logikschaltkreis (131) zur Durchführung einer Logikoperation des ersten Zwischensignals und des ersten Initialisierungssignals zur Erzeugung des ersten Rücksetzsignals und – einen dritten Logikschaltkreis (133) zur Durchführung einer Logikoperation des ersten Zwischensignals und des zweiten Initialisierungssignals zur Erzeugung des zweiten Rücksetzsignals.
Phasendetektor nach einem der Ansprüche 1 bis 5, weiter gekennzeichnet durch einen Initialisierungsschaltkreis (140) zur Erzeugung des ersten und zweiten Initialisierungssignals mit folgenden Elementen: – einem dritten Flip-Flop (141) zum Empfangen des ersten und zweiten Taktsignals und Erzeugen eines zweiten Zwischensignals (A1), – einem vierten Logikschaltkreis (143) zur Durchführung einer Logikoperation des zweiten Zwischensignals mit dem extern erzeugten Hauptrücksetzsignal (RESETB) zur Erzeugung des ersten Initialisierungssignals und – einem fünften Logikschaltkreis (145) zur Durchführung einer Logikoperation des zweiten Zwischensignals mit dem extern erzeugten Hauptrücksetzsignal zur Erzeugung des zweiten Initialisierungssignals.
Phasendetektor nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass das erste, zweite und/oder dritte Flip-Flop ein D-Flip-Flop ist.
Phasendetektor nach Anspruch 7, weiter dadurch gekennzeichnet, dass das erste Taktsignal an einen D-Eingang des dritten D-Flip-Flops und das zweite Taktsignal an einen Takteingang des dritten D-Flip-Flops gekoppelt sind.
Phasendetektor nach Anspruch 7, weiter dadurch gekennzeichnet, dass das zweite Taktsignal an einen D-Eingang des dritten D-Flip- Flops und das erste Taktsignal an einen Takteingang des dritten D-Flip-Flops gekoppelt sind.
Phasendetektor nach einem der Ansprüche 1 bis 9, weiter dadurch gekennzeichnet, dass das erste Taktsignal an einen Takteingang des ersten D-Flip-Flops und das zweite Taktsignal an einen Takteingang des zweiten D-Flip-Flops gekoppelt sind und die D-Eingänge des ersten und zweiten D-Flip-Flops jeweils an eine Spannungsquelle (VCC) gekoppelt sind, die eine binäre Eins repräsentiert.
Verfahren zur Kompensation einer Phasendifferenz zwischen einem ersten Taktsignal (REFCLK) und einem zweiten Taktsignal (FBCLK), mit folgenden Schritten: – Empfangen des ersten Taktsignals und Erzeugen eines ersten Ausgangssignals (UP) an einem ersten Flip-Flop (110), das durch ein erstes Rücksetzsignal (A2) zurückgesetzt wird, – Empfangen des zweiten Taktsignals (FBCLK) und Erzeugen eines zweiten Ausgangssignals (DOWN) an einem zweiten Flip-Flop (120), das durch ein zweites Rücksetzsignal (A3) zurückgesetzt wird, wobei das erste und zweite Rücksetzsignal von separaten Logikpfaden stammen, und – Erzeugen des ersten Rücksetzsignals in einem Rücksetzschaltkreis (130) basierend auf einer Kombination des ersten und zweiten Ausgangssignals und eines ersten Initialisierungssignals (INTL1) und Erzeugen des zweiten Rücksetzsignals basierend auf einer Kombination des ersten und zweiten Ausgangssignals und eines zweiten Initialisierungssignals (INTL2), – wobei das erste und das zweite Initialisierungssignal basierend auf einem extern zugeführten Hauptrücksetzsignal (RESETB) erzeugt werden.
Verfahren nach Anspruch 11, weiter dadurch gekennzeichnet, dass das Erzeugen des ersten und zweiten Rücksetzsignals folgende Schritte umfasst: – Durchführen einer Logikoperation mit dem ersten und zweiten Ausgangssignal zur Bereitstellung eines ersten Zwischensignals, – Durchführen einer Logikoperation mit dem ersten Zwischensignal und dem ersten Initialisierungssignal zur Erzeugung des ersten Rücksetzsignals und – Durchführen einer Logikoperation mit dem ersten Zwischensignal und dem zweiten Initialisierungssignal zur Erzeugung des zweiten Rücksetzsignals.
Verfahren nach Anspruch 11 oder 12, weiter gekennzeichnet durch folgende Schritte zur Erzeugung des ersten und zweiten Initialisierungssignals: – Empfangen des ersten und zweiten Taktsignals und Erzeugen eines zweiten Zwischensignals an einem dritten Flip-Flop, – Durchführen einer Logikoperation mit dem zweiten Zwischensignal und dem extern erzeugten Hauptrücksetzsignal zur Erzeugung des ersten Initialisierungssignals und – Durchführen einer Logikoperation mit dem zweiten Zwischensignal und dem extern erzeugten Hauptrücksetzsignal zur Erzeugung des zweiten Initialisierungssignals.