KR20000026330A - 지연 동기 루프 및 그의 동작방법 - Google Patents

지연 동기 루프 및 그의 동작방법 Download PDF

Info

Publication number
KR20000026330A
KR20000026330A KR1019980043837A KR19980043837A KR20000026330A KR 20000026330 A KR20000026330 A KR 20000026330A KR 1019980043837 A KR1019980043837 A KR 1019980043837A KR 19980043837 A KR19980043837 A KR 19980043837A KR 20000026330 A KR20000026330 A KR 20000026330A
Authority
KR
South Korea
Prior art keywords
signal
input
output
buffer
clock
Prior art date
Application number
KR1019980043837A
Other languages
English (en)
Inventor
조법래
이상보
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980043837A priority Critical patent/KR20000026330A/ko
Publication of KR20000026330A publication Critical patent/KR20000026330A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

지연 동기 루프 및 그의 동작 방법이 개시된다. 이 루프는, 입력 신호를 입력하여 버퍼링하는 입력 버퍼와, 입력 버퍼의 출력을 제어 신호에 응답하여 소정 시간 지연하고, 지연된 신호를 출력하는 전압 지연 수단과, 지연된 신호를 이용하여 클럭 신호를 발생시켜 출력하는 클럭 버퍼와, 입력한 클럭 버퍼의 출력을 버퍼링하며 데이타와 상관없이 계속 토글링시켜 출력하는 더미 출력 버퍼와, 더미 출력 버퍼의 출력과 입력 신호의 위상차를 비교하고, 비교된 결과를 업 및 다운 신호들로서 출력하는 위상차 검출 수단 및 업 및 다운 신호들에 응답하여 전하를 충/방전하고, 충/방전된 전하량에 상응하는 레벨을 갖는 신호를 제어 신호로서 출력하는 전하 펌프를 구비하는 것이 바람직하다.

Description

지연 동기 루프 및 그의 동작 방법
본 발명은 지연 동기 루프(DLL:Delay Locked Loop)에 관한 것으로서, 특히, 지연에 의해 간단하게 신호의 위상을 동기시킬 수 있는 지연 동기 루프 및 그의 동작 방법에 관한 것이다.
메모리에서 DLL을 사용하는 주된 이유는 데이타를 외부로 출력할 때, 클럭 신호와 데이타의 위상을 동기시키기 위함이다.
도 1은 종래의 지연 동기 루프의 개략적인 블럭도로서, 입력 버퍼(10), 가변 지연부(VDL:Variable Delay Line)(12), 클럭(CLKDQ) 버퍼(14), 구동 버퍼(Dout Driver)(16), 위상/주파수 검출기(PFD:Phase Frequency Detector)(18), 전하 펌프(20) 및 지연 보상부(Compensation delay portion)(22)로 구성된다.
도 2는 도 1에 도시된 장치의 각 부의 파형도이다. d1은 입력 버퍼(10)에서 지연되는 시간을 나타내고, d2는 구동 버퍼(16)에서 지연되는 시간을 나타내고, d3은 지연 보상부(22)에서 지연되는 시간을 각각 나타낸다.
메모리에 사용된 도 1에 도시된 종래의 DLL의 PFD(18)는 입력 신호(A)와 출력 신호(C)의 위상차를 감지하고, 감지된 결과에 따라 상향(UP)/하향(DOWN) 신호를 전하 펌프(20)로 출력한다. 전하 펌프(20)는 UP/DOWN 신호들에 응답하여 VDL(12)을 제어하고, VDL(12)는 위상차를 보상하고, 지연 보상부(22)는 입력 버퍼(10)와 출력 버퍼에 해당하는 구동 버퍼(16)의 지연을 보상하는 역할을 각각 수행한다.
이 때, 외부의 입력 신호(IN1)와 구동 버퍼(16)의 출력이 작은 스윙(small swing)(SSTL 또는 LVTTL)하며, 구동 버퍼(16)의 출력이 클럭 신호와 같이 계속 토글하는 것이 아니라 데이타 패턴에 따라 다르기 때문에 PFD(18)는 실제 동기시켜야 할 두 신호를 비교하는 것이 아니다. 즉, PFD(18)는 입력 버퍼(10)로부터 출력되는 신호(A)와 VDL(12)을 통해 지연된 신호를 궤환시킨 신호(B)의 위상을 비교한다.
여기서, 지연 보상부(22)의 필요성을 살펴본다. 입력 버퍼(10)를 통해 출력되는 신호(A)와 CLKDQ버퍼(14)로부터 출력되는 신호(B)의 위상차를 제거하기 위해서, PFD(18)로부터 출력되는 위상차는 VDL(12)에서 제거된다. 그러나, 입력버퍼(10)와 구동 버퍼(16)의 위상차(d1+d2)로 인해 입력(IN1)과 출력(OUT)사이에는 d1+d2만큼의 위상차가 여전히 존재하게 된다. 이러한 위상차를 제거하기 위해, 신호(A)보다 신호(B)가 d1+d2만큼 빨라져 있어야 된다. 이를 위해, 궤환 루프내에 지연 보상부(22)가 마련되어 d1+d2가 d3가 되도록 한다. 따라서, 출력 신호(OUT)는 입력 신호(IN1)과 동일한 위상을 갖게 된다. 궁극적으로, 지연 보상부(22)는 궤환 루프내에 포함되지 않은 지연을 보상하는 역할을 한다.
그러나, 전술한 지연 보상부(22)는 도 2에 도시된 지연 에러(Error)를 항상 가지게 되는 문제점이 있었다. 즉, d1+d2≠d3가 된다. 이는 입력 버퍼(10)로서 차동 증폭기형을 사용하고, 구동 버퍼(16)의 크기가 매우 커서, 실제로 똑같이 입력 버퍼(10)와 구동 버퍼(16)를 모델링하기 불가능하기 때문이다. 실제로, 시뮬레이션상에서 공급 전압(Vcc)이 2.8볼트에서 3.8볼트 사이에서 변하면 온도가 -5℃∼100℃인 영역에서 약 0.2㎱정도의 에러가 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 별도의 지연 보상부가 필요없이 신호를 동기시킬 수 있는 지연 동기 루프를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 지연 동기 루프에서 수행되는 동작 방법를 제공하는 데 있다.
도 1은 종래의 지연 동기 루프의 개략적인 블럭도이다.
도 2는 도 1에 도시된 장치의 각 부의 파형도이다.
도 3은 본 발명에 의한 지연 동기 루프의 블럭도이다.
도 4는 도 3에 도시된 회로의 각 부의 파형도들이다.
도 5는 도 3에 도시된 본 발명에 의한 일실시예의 회로도이다.
도 6은 도 3에 도시된 장치에서 수행되는 본 발명에 의한 동작 방법을 설명하기 위한 플로우차트이다.
도 7은 도 1에 도시된 종래의 DLL의 지터를 설명하기 위한 그래프이다.
도 8은 도 3에 도시된 본 발명에 의한 DLL의 지터를 설명하기 위한 그래프이다.
상기 과제를 이루기 위한 본 발명에 의한 지연 동기 루프는, 입력 신호를 입력하여 버퍼링하는 입력 버퍼와, 상기 입력 버퍼의 출력을 제어 신호에 응답하여 소정 시간 지연하고, 지연된 신호를 출력하는 전압 지연 수단과, 상기 지연된 신호를 풀 스윙으로 복원시켜 출력하는 클럭 버퍼와, 입력한 상기 클럭 버퍼의 출력을 버퍼링하여 출력하는 더미 출력 버퍼와, 상기 더미 출력 버퍼의 출력과 상기 입력 신호의 위상차를 비교하고, 비교된 결과를 업 및 다운 신호들로서 출력하는 위상차 검출 수단 및 상기 업 및 다운 신호들에 응답하여 전하를 충/방전하고, 충/방전된 전하량에 상응하는 레벨을 갖는 신호를 상기 제어 신호로서 출력하는 전하 펌프로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위한 지연 동기 루프의 본 발명에 의한 동작 방법은, 입력 신호를 입력하여 버퍼링하는 (a) 단계와, 버퍼링된 상기 입력 신호를 제어 신호에 상응하여 소정 시간 지연하는 (b) 단계와, 상기 지연된 신호로 클럭 신호를 발생시키는 (c) 단계와, 발생된 클럭 신호를 버퍼링하며 토글링시키는 (d) 단계와, 토글된 신호와 상기 입력 신호의 위상차가 존재하는가를 판단하는 (e) 단계와, 상기 입력 신호와 상기 위상차가 존재하면, 상기 위상차에 상응하여 전하를 펌핑하여 상기 제어 신호를 구하고, 상기 (b) 단계로 진행하는 (f) 단계 및 상기 위상차가 존재하지 않으면, 상기 토글된 신호를 입력 신호의 동기를 맞춘 신호로서 결정하는 (g) 단계로 이루어지는 것이 바람직하다.
이하, 본 발명에 의한 지연 동기 루프의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 의한 지연 동기 루프의 블럭도로서, 입력 버퍼(40), 전압 지연부(42), 클럭 버퍼(44), 더미(dummy) 출력 버퍼(46), 위상차 검출부(48) 및 전하 펌프(50)로 구성된다.
도 4는 도 3에 도시된 회로의 각 부의 파형도들로서, d1은 입력 버퍼(40)에서 지연되는 시간을 나타내고, d2는 더미 출력 버퍼(46)에서 지연되는 시간을 각각 나타낸다.
도 3에 도시된 입력 버퍼(40)는 도 4에 도시된 입력 신호(IN1)를 입력하여 버퍼링한 후, 버퍼링된 도 4에 도시된 데이타(A')를 전압 지연부(42)로 출력한다. 전압 지연부(42)는 입력 버퍼(40)로부터 출력되는 데이타(A')를 전하 펌프(50)로부터 출력되는 제어 신호에 응답하여 소정 시간 지연하고, 지연된 결과를 클럭 버퍼(44)로 출력한다. 이 때, 클럭 버퍼(44)는 지연된 결과로 클럭 신호를 발생시켜 더미 출력 버퍼(46)로 출력한다. 더미 출력 버퍼(46)는 클럭 버퍼(44)로부터 입력한 도 4에 도시된 데이타(B')를 버퍼링하며, 버퍼링된 신호를 클럭처럼 항상 토글시켜 출력단자 OUT를 통해 동기가 맞추어진 입력 신호를 출력한다. 여기서, 더미 출력 버퍼(46)의 출력을 별도로 추가된 더미 패드에 내부적으로 종결(termination)시키게되면 실제 데이타의 출력과 동일한 스윙폭을 갖게 되어, 위상차 검출부(48)의 입력단에 지연 특성이 동일한 버퍼를 달아줄 때, 동기시키야할 신호를 위상차 검출부(48)에서 직접 비교할 수 있다.
한편, 위상차 검출부(48)는 더미 출력 버퍼(46)의 출력(OUT)과 입력 신호(IN1)의 위상차를 비교하고, 비교된 결과를 업 및 다운 신호들로서 전하 펌프(50)로 출력한다. 전하 펌프(50)는 위상차 검출부(48)로부터 입력한 업 및 다운 신호들에 응답하여 전하를 충/방전하고, 충/방전된 전하량에 상응하는 레벨을 갖는 신호를 제어 신호로서 전압 지연부(42)로 출력한다.
여기서, 도 3에 도시된 위상차 검출부(48)에 대해 자세히 살펴본다.
도 5는 도 3에 도시된 본 발명에 의한 일실시예의 회로도로서, 제1 및 제2 비교기들(60 및 62), 제1 및 제2 플립플롭들(64 및 66) 및 NAND 게이트(68)로 구성된다.
도 5에 도시된 제1 비교기(60)는 기준 전압(REF)과 입력 신호(IN2)를 비교하고, 비교된 결과를 제1 플립플롭(64)의 클럭단자(CLK)로 출력한다. 비슷하게, 제2 비교기(62)는 기준 전압(REF)과 더미 출력 버퍼(46)의 출력을 비교하고, 비교된 결과를 제2 플립플롭(66)의 클럭단자(CLK)로 출력한다. 제1 플립플롭(64)은 제1 비교기(60)의 출력을 클럭단자(CLK)를 통해 입력하고, 소정 전압(Vcc)을 데이타 입력 단자(D)로 입력하고, 반전된 리셋 신호(RB)에 응답하여 리셋된다. 비슷하게, 제2 플립플롭(66)은 제2 비교기(62)의 출력을 클럭단자(CLK)를 통해 입력하고, 소정 전압(Vcc)을 데이타 입력단자(D)로 입력하고, 반전된 리셋 신호(RB)에 응답하여 리셋된다.
여기서, NAND게이트(68)는 제1 플립플롭(64)의 정 출력(Q)으로부터 출력되는 업 신호와 제2 플립플롭(66)의 정 출력(Q)으로부터 출력되는 다운 신호를 반전 논리곱하고, 반전 논리곱한 결과를 반전된 리셋 신호(RB)로서 제1 및 제2 플립플롭들(64 및 66)로 각각 출력한다.
한편, 도 3에 도시된 더미 출력 버퍼(46)는 실제 출력 버퍼와 다르게 동작하며, 더미 패드에 실제 칩의 외부와 동일한 로드(load)를 달아주어 내부적으로 종결시킴으로써 실제 데이타 출력 버퍼와 동일한 레벨로 스윙을 하게 만들어 위상차 검출부(48)의 입력으로 사용할 수는 없으므로 도 5에 도시된 위상차 검출부(48)가 외부 신호를 내부 신호로 버퍼링하여 준다. 즉, 도 5에 도시된 비교기들(60 및 62)은 동일한 기준 전압(REF)을 사용하기 때문에 지연 특성을 동일하게 만들면 실제의 위상차가 위상차 검출부(48)의 입력에 그대로 나타나게 되어 DLL은 정상적으로 동작하게 된다.
이하, 본 발명에 의한 지연 동기 루프의 동작 방법을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 6은 도 3에 도시된 장치에서 수행되는 본 발명에 의한 동작 방법을 설명하기 위한 플로우차트로서, 도 3에 도시된 DLL을 통과한 신호를 구하는 단계(제80 ∼ 제86 단계), 버퍼링된 입력 신호를 위상차의 존재 여부에 따라 지연하는 단계(제88 ∼ 제92 단계)로 이루어진다.
먼저, 도 3에 도시된 장치는 전술한 바와 같이, 입력 신호를 입력하여 버퍼링한다(제80 단계). 제80 단계후에, 전압 지연부(42)는 버퍼링된 입력 신호(A')를 제어 신호에 상응하여 소정 시간 지연한다(제82 단계). 제82 단계후에, 클럭 버퍼(44)는 지연된 신호를 풀 스윙으로 복원시킨다(제84 단계). 제84 단계후에, 풀 스윙으로 복원된 신호를 토글시킨다(제86 단계). 제86 단계후에, 토글된 신호(OUT)와 입력 신호(IN1)의 위상차가 검출되었는가를 판단한다(제88 단계). 만일, 위상차 검출부(48)에서 위상차가 검출되었으면, 즉, 위상차가 존재하면, 전하 펌프(50)는 위상차에 상응하여 전하를 펌핑하고, 펌핑된 결과에 상응하는 레벨을 갖는 제어 신호를 전압 지연부(42)로 출력하고, 제82 단계로 진행하여, 전압 지연부(42)가 제어 신호에 응답하여 신호를 지연하도록 한다(제90 단계). 그러나, 위상차가 존재하지 않으면, 더미 출력 버퍼(46)로부터 출력되는 토글된 신호(OUT)를 입력 신호(IN1)의 동기를 맞춘 신호로서 결정한다(제92 단계).
도 7은 도 1에 도시된 종래의 DLL의 지터를 설명하기 위한 그래프로서, 횡축은 전압(Vcc)을 나타내고, 종축은 지터(jitter)를 각각 나타낸다.
도 8은 도 3에 도시된 본 발명에 의한 DLL의 지터를 설명하기 위한 그래프로서, 횡축은 전압(Vcc)을 나타내고, 횡축은 지터를 각각 나타낸다.
도 1에 도시된 종래의 DLL은 온도가 100℃인 경우 지터의 최대값(102) 및 최소값(104)이 도 7에 도시된 바와 같이 나타내고, 온도가 -5℃인 경우, 지터의 최대값(106) 및 최소값(108)이 각각 나타난다. 또한, 도 3에 도시된 본 발명에 의한 DLL은 온도가 100℃인 경우 지터의 최대값(202) 및 최소값(208)이 도 8에 도시된 바와 같이 나타나고, 온도가 -5℃인 경우 지터의 최대값(204) 및 최소값(206)이 각각 나타낸다. 따라서, 도 8에 도시된 본 발명에 의한 DLL의 지터의 최대값(200)은 도 7에 도시된 종래의 DLLL의 지터의 최대값(100)보다 적음을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 지연 동기 루프 및 그의 동작 방법은 입력 버퍼(40)와 더미 출력 버퍼(46)를 궤환 루프에 포함시켜 입력 버퍼(40)를 통과하지 않은 신호와 더미 출력 버퍼(46)를 통과한 신호를 직접 비교하기 때문에 궤환 루프에 지연 보상부가 마련될 필요가 없고, 이에 의하여 지연 보상부에 의한 지연 에러를 방지할 수 있는 효과가 있다.

Claims (3)

  1. 입력 신호를 입력하여 버퍼링하는 입력 버퍼;
    상기 입력 버퍼의 출력을 제어 신호에 응답하여 소정 시간 지연하고, 지연된 신호를 출력하는 전압 지연 수단;
    상기 지연된 신호를 이용하여 클럭 신호를 발생시키는 클럭 버퍼;
    입력한 상기 클럭 버퍼의 출력을 버퍼링하며 출력할 데이타와 상관없이 계속 토글링시켜 출력하는 더미 출력 버퍼;
    상기 더미 출력 버퍼의 출력과 상기 입력 신호의 위상차를 비교하고, 비교된 결과를 업 및 다운 신호들로서 출력하는 위상차 검출 수단; 및
    상기 업 및 다운 신호들에 응답하여 전하를 충/방전하고, 충/방전된 전하량에 상응하는 레벨을 갖는 신호를 상기 제어 신호로서 출력하는 전하 펌프를 구비하는 것을 특징으로 하는 지연 동기 루프.
  2. 제1 항에 있어서, 상기 위상차 검출 수단은
    기준 전압과 상기 입력 신호를 비교하고, 비교된 결과를 출력하는 제1 비교기;
    상기 기준 전압과 상기 더미 출력 버퍼의 출력을 비교하고, 비교된 결과를 출력하는 제2 비교기;
    상기 제1 비교기의 출력을 클럭 입력하고, 소정 전압을 데이타 입력하고, 리셋 신호에 응답하여 리셋되는 제1 플립플롭;
    상기 제2 비교기의 출력을 클럭 입력하고, 상기 소정 전압을 데이타 입력하고, 상기 리셋 신호에 응답하여 리셋되는 제2 플립플롭; 및
    상기 업신호와 상기 다운 신호를 반전 논리곱하고, 반전 논리곱한 결과를 반전된 상기 리셋 신호로서 출력하는 반전 논리곱을 구비하고,
    상기 제1 및 상기 제2 플립플롭들의 정 출력들은 각각 상기 업 및 상기 다운 신호인 것을 특징으로 하는 지연 동기 루프.
  3. (a) 입력 신호를 입력하여 버퍼링하는 단계;
    (b) 버퍼링된 상기 입력 신호를 제어 신호에 상응하여 소정 시간 지연하는 단계;
    (c) 상기 지연된 신호를 이용하여 클럭 신호를 발생시키는 단계;
    (d) 발생된 클럭 신호를 버퍼링하며 계속 토글링시키는 단계;
    (e) 토글된 신호와 상기 입력 신호의 위상차가 존재하는가를 판단하는 단계;
    (f) 상기 입력 신호와 상기 위상차가 존재하면, 상기 위상차에 상응하여 전하를 펌핑하여 상기 제어 신호를 구하고, 상기 (b) 단계로 진행하는 단계; 및
    (g) 상기 위상차가 존재하지 않으면, 상기 토글된 신호를 입력 신호의 동기를 맞춘 신호로서 결정하는 단계를 구비하는 것을 특징으로 하는 지연 동기 루프의 동작 방법.
KR1019980043837A 1998-10-20 1998-10-20 지연 동기 루프 및 그의 동작방법 KR20000026330A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980043837A KR20000026330A (ko) 1998-10-20 1998-10-20 지연 동기 루프 및 그의 동작방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980043837A KR20000026330A (ko) 1998-10-20 1998-10-20 지연 동기 루프 및 그의 동작방법

Publications (1)

Publication Number Publication Date
KR20000026330A true KR20000026330A (ko) 2000-05-15

Family

ID=19554619

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980043837A KR20000026330A (ko) 1998-10-20 1998-10-20 지연 동기 루프 및 그의 동작방법

Country Status (1)

Country Link
KR (1) KR20000026330A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100440452B1 (ko) * 2001-11-13 2004-07-14 삼성전자주식회사 지연 고정 루프의 정확한 동작 개시 및 위상 고정을 보장하는 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100440452B1 (ko) * 2001-11-13 2004-07-14 삼성전자주식회사 지연 고정 루프의 정확한 동작 개시 및 위상 고정을 보장하는 장치

Similar Documents

Publication Publication Date Title
US7656988B2 (en) Start up circuit for delay locked loop
US6265903B1 (en) Clock signal generating circuit using variable delay circuit
KR100269316B1 (ko) 동기지연회로가결합된지연동기루프(dll)및위상동기루프(pll)
US7199630B2 (en) Delay locked loops and methods using ring oscillators
US20030219088A1 (en) Digital DLL apparatus for correcting duty cycle and method thereof
US8106693B2 (en) Delay locked loop circuit and operation method thereof
KR100505657B1 (ko) 서로 다른 단위 지연 시간을 가지는 지연소자를 구비하는지연 시간 보상 회로
US6940325B2 (en) DLL circuit
KR100839499B1 (ko) 딜레이 제어 장치 및 방법
KR100293256B1 (ko) 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 혼합 모드 클럭동기 회로
KR100776736B1 (ko) 클럭 동기 장치
KR20020039225A (ko) 입력 클럭에 대하여 일정한 위상차를 갖는 클럭을출력하는 ｐｌｌ 회로
KR20000026330A (ko) 지연 동기 루프 및 그의 동작방법
KR100548552B1 (ko) 디엘엘(ｄｌｌ)의 확률적 락-인 불량 방지 회로
KR20010064098A (ko) 아날로그 지연기를 부착시킨 디지털 지연고정루프
KR20080109423A (ko) 반도체 메모리 장치
KR100271635B1 (ko) 클럭위상비교기
KR100942969B1 (ko) 아날로그 지연고정루프 및 이의 동작방법, 클럭 데이터복원회로 및 클럭 데이터 복원방법, 위상고정루프 및 이의동작방법
KR20090036829A (ko) 위상 감지 회로 및 이를 포함하는 클럭 생성 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination