KR100839499B1 - 딜레이 제어 장치 및 방법 - Google Patents

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Abstract

딜레이 제어 장치는 기준 신호의 주파수와 동일한 주파수를 생성하기 위한 위상 고정 루프(PLL, Phase Locked Loop) 및 상기 기준 신호의 주기 동안 상기 기준 신호를 순차적으로 지연시켜 동일한 딜레이 간격을 가지는 복수 개의 지연 신호들을 출력하는 지연 셀 블록을 포함하고, 상기 위상 고정 루프의 제1 및 제2 입력 신호들 간의 위상-주파수(phase-frequency) 차를 기초로 상기 딜레이 간격(delay interval)을 제어하고, 특정 시점에 상기 지연 신호들 중 하나를 지연된 기준 신호로서 출력하는 지연부(delay unit)를 포함한다. 따라서 딜레이 제어 장치는 기준 신호를 지연시켜 특정 시간에 출력할 수 있다.
Figure R1020060132768
딜레이 제어 장치, DQS 딜레이 제어

Description

딜레이 제어 장치 및 방법{APPARATUS OF CONTROLLING A DELAY AND METHOD THEREOF}
도 1은 DDR DRAM 장치의 쓰기 동작을 설명하기 위한 타이밍도이다.
도 2는 DDR DRAM 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 딜레이 제어 장치를 나타내는 블록도이다.
도 4는 딜레이 셀의 구성을 나타내는 회로도이다.
도 5는 딜레이 제어 장치가 딜레이를 제어하는 과정을 나타내는 타이밍도 이다.
도 6 내지 8은 본 발명의 다른 일 실시예에 따른 딜레이 제어 장치를 나타내는 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
300 : 딜레이 제어 장치 310 : 위상 고정 루프
320 : 지연부 311 : 단일 차동 변환기
315 : 딜레이 셀 블록
본 발명은 딜레이 제어에 관한 것으로 특히, 기준 신호를 지연시켜 특정 시간에 출력하기 위한 딜레이 제어 장치 및 방법에 관한 것이다.
최근의 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 동작 속도를 증가하기 위하여 입출력 연산에서 높은 주파수를 가지는 클록을 이용하는 동기화 방식을 채택한다.
특히, DDR (Double Data Rate) DRAM 장치는 클록의 상승 및 하강 에지들을 모두 이용하여 동작 속도를 증가시킨다. 이하, DDR DRAM 장치의 동작 방법을 설명하기로 한다.
도 1은 DDR DRAM 장치의 쓰기 동작을 설명하기 위한 타이밍도이고, 도 2는 DDR DRAM 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도 1의 경우, 메모리 컨트롤러(미도시됨)는 DDR DRAM 장치에 데이터 스트로브 신호(DQS) 및 데이터(DQ)를 전송하며, 데이터 스트로브 신호(DQS)의 상승 및 하강 에지들은 데이터(DQ)의 중앙에 정렬된다. 따라서 메모리 컨트롤러는 데이터 스트로브 신호(DQS)를 데이터(DQ)의 중앙에 정렬하여 정렬된 데이터 스트로부 신호(DQS)를 데이터(DQ)와 함께 전송한다.
도 2의 경우, DDR DRAM 장치는 메모리 컨트롤러(미도시됨)에 데이터 스트로브 신호(DQS) 및 데이터(DQ)를 전송하며, 데이터(DQ)는 데이터 스트로브 신호(DQS)의 상승 및 하강 에지들에 정렬된다. 그러나 메모리 컨트롤러가 데이터 스트로브 신호(DQS) 및 데이터(DQ)를 입력받을 때 내부 배선의 길이, 버퍼의 특성 등으로 인 하여 데이터 스트로브 신호(DQS) 및 데이터(DQ) 간에 비대칭(skew)이 발생할 수 있다.
즉, 메모리 컨트롤러가 데이터 스트로브 신호(DQS) 및 데이터(DQ)를 입력받을 때 발생할 수 있는 비대칭(skew)으로 인한 오류를 줄이기 위해서는 메모리 컨트롤러는 데이터 스트로브 신호(DQS)를 지연시켜 데이터(DQ)의 중앙에 데이터 스트로브 신호(DQS)의 상승 및 하강 에지들을 정렬하는 것이 바람직하다.
본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 기준 신호를 지연시켜 특정 시간에 출력하기 위한 딜레이 제어 장치를 제공하는데 있다.
본 발명의 다른 목적은 기준 신호를 지연시켜 특정 시간에 출력하기 위한 딜레이 제어 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 딜레이 제어 장치는 기준 신호의 주파수와 동일한 주파수를 생성하기 위한 위상 고정 루프(PLL, Phase Locked Loop) 및 상기 기준 신호의 주기 동안 상기 기준 신호를 순차적으로 지연시켜 동일한 딜레이 간격을 가지는 복수 개의 지연 신호들을 출력하는 지연 셀 블록을 포함하고, 상기 위상 고정 루프의 제1 및 제2 입력 신호들 간의 위상-주파수(phase-frequency) 차를 기초로 상기 딜레이 간격(delay interval)을 제어하고, 특정 시점에 상기 지연 신호들 중 하나를 지연된 기준 신호로서 출력하는 지연부(delay unit)를 포함한다.
상기 지연부는 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 큰 경우에는 상기 딜레이 간격을 감소시키고, 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 적은 경우에는 상기 딜레이 간격을 증가시칼 수 있다.
상기 지연부는 외부로부터 입력된 선택 신호 또는 미리 설정된 타이밍(timing)을 기초로 상기 지연 신호들 중 하나를 상기 지연된 기준 신호로서 출력할 수 있다. 예를 들어, 상기 기준 신호는 디램(DRAM, Dynamic Random Access Memory)의 데이터 스트로브 신호(DQS)에 상응할 수 있다.
상기 위상 고정 루프는 상기 제1 및 제2 입력 신호들 간의 위상-주파수(phase-frequency) 차를 기초로 생성된 제어 전압을 바이어스 전류(bias current)로 변환하고, 상기 바이어스 전류를 기초로 발진 신호(oscillation signal)를 생성하며, 상기 발진 신호를 분주하여 상기 제2 입력 신호를 생성할 수 있다.
상기 위상 고정 루프는 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 큰 경우에는 상기 제어 전압을 증가시키고 상기 증가된 제어 전압에 따라 상기 바이어스 전류를 증가시키며 상기 증가된 바이어스 전류를 기초로 상기 발진 신호의 주파수를 증가시킬 수 있고, 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 적은 경우에는 상기 제어 전압을 감소시키고 상기 감소된 제어 전압에 따라 상기 바이어스 전류를 감소시키며 상기 감소된 바이어스 전류를 기초로 상기 발진 신호의 주파수를 감소시킬 수 있다.
상기 위상 고정 루프는 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 큰 경우에 증가되거나 또는 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 적은 경우에 감소되는 상기 바이어스를 기초로 상기 발진 신호의 주파수를 제어하는 링 발진기(ring oscillator)를 포함할 수 있다. 상기 링 발진기는 상기 바이어스 전류가 증가된 경우에는 상기 발진 신호의 주파수를 증가시키고, 상기 바이어스 전류가 감소된 경우에는 상기 발진 신호의 주파수를 감소시킬 수 있다.
상기 지연부는 상기 변환된 바이어스 전류를 기초로 상기 딜레이 간격을 제어할 수 있다. 즉, 상기 지연부는 상기 바이어스 전류가 증가된 경우에는 상기 딜레이 간격을 감소시켜 상기 기준 신호의 주파수를 증가시키고, 상기 바이어스 전류가 감소된 경우에는 상기 딜레이 간격을 증가시켜 상기 기준 신호의 주파수를 감소시킬 수 있다.
예를 들어, 상기 지연부는 상기 기준 신호를 차동 신호들로 변환하는 단일 차동 변환기(single to differential converter) 및 외부로부터 입력된 선택 신호 또는 미리 설정된 타이밍(timing)을 기초로 상기 지연 신호들 중 하나를 상기 지연된 기준 신호로서 선택하는 선택부를 포함하고, 상기 딜레이 셀 블록은 복수 개의 딜레이 셀들을 포함하며, 상기 딜레이 셀들 각각은 상기 증가 또는 감소된 바이어스 전류를 기초로 상기 딜레이 간격을 조절할 수 있다.
상기 딜레이 셀들 각각은 복수 개의 상기 바이어스 전류들 중 제1 바이어스 전류가 드레인에 인가되고 상기 드레인과 게이트가 연결되며 소스에 제1 기준 전압 이 인가되는 제1 피모스, 상기 제1 기준 전압이 소스에 인가되고 게이트가 상기 제1 피모스의 게이트에 연결되는 제2 피모스, 상기 제1 기준 전압이 소스에 인가되고 게이트가 상기 제1 피모스의 게이트에 연결되는 제3 피모스, 차동 신호들 중 하나가 게이트에 인가되고 드레인이 상기 제2 피모스의 드레인에 연결되는 제1 엔모스, 차동 신호들 중 다른 하나가 게이트에 인가되고 드레인이 상기 제3 피모스의 드레인에 연결되는 제2 엔모스, 상기 복수 개의 바이어스 전류들 중 제2 바이어스 전류가 드레인에 인가되고 상기 드레인과 게이트가 연결되며 소스에 제2 기준 전압이 인가되는 제3 엔모스, 및 게이트가 상기 제3 엔모스의 게이트에 연결되고 소스에 상기 제2 기준 전압이 인가되며 드레인이 상기 제1 및 제2 엔모스들의 소스들에 연결되는 제4 엔모스를 포함할 수 있다.
다른 실시예에 있어, 상기 지연부는 상기 위상 고정 루프에서 생성된 제어 전압을 기초로 바이어스 전류(bias current)를 생성하고, 상기 바이어스 전류를 기초로 상기 딜레이 간격을 제어할 수 있다.
즉, 상기 지연부는 상기 바이어스 전류가 증가된 경우에는 상기 딜레이 간격을 감소시켜 상기 기준 신호의 주파수를 증가시키고, 상기 바이어스 전류가 감소된 경우에는 상기 딜레이 간격을 증가시켜 상기 기준 신호의 주파수를 감소시킬 수 있다.
또 다른 실시예에 있어, 상기 지연부는 상기 위상 고정 루프에서 생성된 제어 전압을 기초로 상기 딜레이 간격을 제어할 수 있다. 즉, 상기 지연부는 상기 제어 전압이 증가된 경우에는 상기 딜레이 간격을 감소시켜 상기 기준 신호의 주파수 를 증가시키고, 상기 제어 전압이 감소된 경우에는 상기 딜레이 간격을 증가시켜 상기 기준 신호의 주파수를 감소시킬 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명의 딜레이 제어 방법은 기준 신호의 주파수와 동일한 주파수를 생성하기 위한 위상 고정 루프의 제1 및 제2 입력 신호들 간의 위상-주파수(phase-frequency) 차를 기초로, 상기 기준 신호의 주기 동안 상기 기준 신호를 순차적으로 지연시켜 동일한 딜레이 간격을 가지는 복수 개의 지연 신호들을 출력하는 지연 셀 블록의 상기 딜레이 간격(delay interval)을 제어하는 단계, 및 특정 시점에 상기 지연 신호들 중 하나를 지연된 기준 신호로서 출력하는 단계를 포함한다.
상기 딜레이 간격(delay interval)을 제어하는 단계는 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 큰 경우에는 상기 딜레이 간격을 감소시키는 단계, 및 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 적은 경우에는 상기 딜레이 간격을 증가시키는 단계를 포함할 수 있다.
특정 시점에 상기 지연 신호들 중 하나를 지연된 기준 신호로서 출력하는 단계는 외부로부터 입력된 선택 신호 또는 미리 설정된 타이밍(timing)을 기초로 상기 지연 신호들 중 하나를 상기 지연된 기준 신호로서 출력하는 단계를 포함할 수 있다.
상기 딜레이 간격(delay interval)을 제어하는 단계는 상기 제1 및 제2 입력 신호들 간의 위상-주파수(phase-frequency) 차를 기초로 생성된 제어 전압을 바이 어스 전류(bias current)로 변환하는 단계 및 상기 변환된 바이어스 전류를 기초로 상기 딜레이 간격을 제어하는 단계를 포함할 수 있다.
상기 딜레이 간격(delay interval)을 제어하는 단계는 상기 바이어스 전류가 증가된 경우에는 상기 딜레이 간격을 감소시켜 상기 기준 신호의 주파수를 증가시키는 단계, 및 상기 바이어스 전류가 감소된 경우에는 상기 딜레이 간격을 증가시켜 상기 기준 신호의 주파수를 감소시키는 단계를 포함할 수 있다.
따라서 본 발명의 딜레이 제어 장치 및 방법은 기준 신호를 지연시켜 특정 시간에 출력할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하 본 발명의 실시예들을 도면과 함께 설명하고자 한다.
도 3은 본 발명의 일 실시예에 따른 딜레이 제어 장치를 나타내는 블록도이다.
도 3을 참조하면, 딜레이 제어 장치(300)는 위상 고정 루프(PLL, Phase Locked Loop)(310) 및 지연부(320)를 포함한다.
위상 고정 루프(310)는 기준 신호의 주파수와 동일한 주파수를 생성한다. 예를 들어, 기준 신호는 DDR DRAM 장치(Double Data Rate Dynamic Random Access Memory Device)에 사용되는 데이터 스트로브 신호(DQS)에 상응할 수 있다.
지연부(320)는 기준 신호의 주기 동안 기준 신호를 순차적으로 지연시켜 동일한 딜레이 간격을 가지는 복수 개의 지연 신호들을 출력하는 지연 셀 블록(315)을 포함한다. 지연부(320)는 위상 고정 루프(310)의 제1 및 제2 입력 신호들 간의 위상-주파수(phase-frequency) 차를 기초로 지연 셀 블록(315)의 딜레이 간격(delay interval)을 제어하고, 특정 시점에 지연 신호들 중 하나를 지연된 기준 신호로서 출력한다. 예를 들어, 지연된 기준 신호는 DDR DRAM 장치에 있어 데이터(DQ)의 중앙에 정렬된 데이터 스트로브 신호(DQS)에 상응할 수 있다.
즉, 지연부(320)는 제1 입력 신호의 위상-주파수가 제2 입력 신호의 위상-주파수보다 큰 경우에는 지연 셀 블록(315)의 딜레이 간격을 감소시키고, 제1 입력 신호의 위상-주파수가 제2 입력 신호의 위상-주파수보다 적은 경우에는 지연 셀 블록(315)의 딜레이 간격을 증가시킨다.
지연부(320)는 외부로부터 입력된 선택 신호(예를 들어, 메모리 컨트롤러에서 생성될 수 있음) 또는 미리 설정된 타이밍(timing)을 기초로 지연 셀 블록(315)의 지연 신호들 중 하나를 지연된 기준 신호로서 출력할 수 있다.
위상 고정 루프(310)는 위상-주파수 검출기(301), 차지 펌프(302), 루프 필터(303), 전압-전류 변환기(304), 링 발진기(305) 및 분주기(306)를 포함할 수 있다.
위상-주파수 검출기(301)는 제1 및 제2 입력 신호들(예들 들어, 입력 신호 및 분주된 출력 신호) 간의 위상-주파수(phase-frequency)를 비교하여 제1 및 제2 제어 신호들(예를 들어, UP 신호와 DOWN 신호)을 생성한다. 예를 들어, 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 큰 경우에는 위상-주파수 검출기(301)는 제1 제어 신호를 생성할 수 있고, 제1 입력 신호의 위상-주파수가 제2 입력 신호의 위상-주파수보다 적은 경우에는 위상-주파수 검출기(301)는 제2 제어 신호를 생성할 수 있다.
차지 펌프(302)는 제1 및 제2 제어 신호들을 기초로 루프 필터(303)의 전류 량을 제어한다. 예를 들어, 차지 펌프(302)는 위상-주파수 검출기(301)로부터 제1 제어 신호를 입력받을 경우에는 루프 필터(303)의 전류량을 증가시킬 수 있고, 위상-주파수 검출기(301)로부터 제2 제어 신호를 입력받을 경우에는 루프 필터(303)의 전류량을 감소시킬 수 있다.
루프 필터(303)는 차지 펌프(302)에 의하여 제어된 전류량을 기초로 제어 전압(VCON)을 생성한다. 예를 들어, 차치 펌프(303)에 의하여 전류량이 증가된 경우에는 루프 필터(303)는 제어 전압(VCON)을 증가시킬 수 있고, 차치 펌프(303)에 의하여 전류량이 감소된 경우에는 루프 필터(303)는 제어 전압(VCON)을 감소시킬 수 있다.
전압-전류 변환기(304)는 루프 필터(303)로부터 출력된 제어 전압(VCON)을 기초로 바이어스 전류를 생성한다. 예를 들어, 바이어스 전류는 단일의 바이어스 전류에 상응할 수 있고, 단일의 바이어스 전류를 기초로 생성된 복수 개의 바이어스 전류(예를 들어, 도 4에 도시된 Ip 및 In)에 상응할 수 있다.
링 발진기(305)는 복수 개의 차동 반전기들(307) 또는 홀수 개의 반전기들(미도시됨)을 포함할 수 있고, 전압-전류 변환기(304)로부터 출력된 바이어스 전류를 기초로 발진 신호를 생성한다. 예를 들어, 링 발진기(305)는 제1 입력 신호의 위상-주파수가 제2 입력 신호의 위상-주파수보다 큰 경우에 증가되거나 또는 제1 입력 신호의 위상-주파수가 제2 입력 신호의 위상-주파수보다 적은 경우에 감소되는 바이어스를 기초로 발진 신호의 주파수를 제어할 수 있다.
즉, 링 발진기(305)는 바이어스 전류가 증가된 경우에는 발진 신호의 주파수 를 증가시키고, 바이어스 전류가 감소된 경우에는 발진 신호의 주파수를 감소시킨다.
지연부(320)는 단일 차동 변환기(single to differential converter)(311), 딜레이 셀 블록(315) 및 선택부(317)를 포함한다.
단일 차동 변환기(311)는 기준 신호를 차동 신호들로 변환한다. 딜레이 셀 블록(315) 내에 포함된 딜레이 셀들(312)이 차동 신호들을 입력받기 때문이다. 그러나 만일 딜레이 셀들(312)이 단일 신호를 입력받는 반전기로 구현된다면 지연부(320)는 단일 차동 변환기(311)를 사용하지 않고 직접 기준 신호를 딜레이 셀 블록(315)에 제공할 수 있다.
딜레이 셀 블록(315)은 복수 개의 딜레이 셀들(312)을 포함할 수 있고, 딜레이 셀들(312) 각각은 증가 또는 감소된 바이어스 전류를 기초로 딜레이 간격을 조절한다. 예를 들어, 바이어스 전류가 증가된 경우에는 딜레이 셀 블록(315)은 딜레이 간격을 감소시켜 기준 신호의 주파수를 증가시킬 수 있고, 바이어스 전류가 감소된 경우에는 딜레이 간격을 증가시켜 기준 신호의 주파수를 감소시킬 수 있다.
선택부(317)는 외부로부터 입력된 선택 신호 또는 미리 설정된 타이밍(timing)을 기초로 지연 신호들 중 하나를 지연된 기준 신호로서 선택한다.
이하, 딜레이 제어 회로(300)의 전체적인 동작 방식은 다음과 같다.
위상 고정 루프(310)는 제1 및 제2 입력 신호들 간의 위상-주파수(phase-frequency) 차를 기초로 생성된 제어 전압을 바이어스 전류(bias current)로 변환하고, 바이어스 전류를 기초로 발진 신호(oscillation signal)를 생성하며, 발진 신호를 분주하여 상기 제2 입력 신호를 생성한다.
예를 들어, 위상 고정 루프(310)는 제1 입력 신호의 위상-주파수가 제2 입력 신호의 위상-주파수보다 큰 경우에는 제어 전압(VCON)을 증가시키고 증가된 제어 전압에 따라 바이어스 전류를 증가시키며 증가된 바이어스 전류를 기초로 발진 신호의 주파수를 증가시킬 수 있고, 제1 입력 신호의 위상-주파수가 제2 입력 신호의 위상-주파수보다 적은 경우에는 제어 전압(VCON)을 감소시키고 감소된 제어 전압에 따라 바이어스 전류를 감소시키며 감소된 바이어스 전류를 기초로 발진 신호의 주파수를 감소시킬 수 있다.
지연부(320)는 바이어스 전류를 기초로 딜레이 간격을 제어한다. 예를 들어, 지연부(320)는 바이어스 전류가 증가된 경우에는 딜레이 간격을 감소시켜 기준 신호의 주파수를 증가시킬 수 있고, 바이어스 전류가 감소된 경우에는 딜레이 간격을 증가시켜 기준 신호의 주파수를 감소시킬 수 있다.
도 4는 딜레이 셀의 구성을 나타내는 회로도이다.
도 4를 참조하면, 딜레이 셀(312)은 제1 및 제2 피모스(PMOS, p-channel metal oxide semiconductor)(451~452)와 제1 내지 제3 엔모스(NMOS, n-channel metal oxide semiconductor)(461~463)를 포함한다.
도 3의 링 발진기(305) 내에 포함된 차동 반전기(307)는 딜레이 셀(312)와 실질적으로 동일한 구성에 상응할 수 있다. 한편, 전류 공급부(410)는 전압-전류 변환기(304)에 포함될 수 있고, 전압-전류 변환기(304)에 의하여 생성된 바이어스 전류를 딜레이 셀(312)의 제1 및 제2 피모스(451~452) 및 제3 엔모스(463) 각각에 공급한다
도 4에서, 편의상 복수 개의 바이어스 전류들(Ip, In)이 사용되었으나 상기 바이어스 전류들은 동일한 하나의 바이어스 전류일 수 있다.
제1 피모스(451)는 소스에 제1 기준 전압이 인가되고 소스로부터 드레인으로 복수 개의 바이어스 전류들 중 제1 바이어스 전류가 흐르도록 전류-전압 변환기(304) 내의 피모스(411)와 전류 미러(current mirror)를 형성하며, 제2 피모스(452)는 소스에 제1 기준 전압이 인가되고 소스로부터 드레인으로 복수 개의 바이어스 전류들 중 제1 바이어스 전류가 흐르도록 전류-전압 변환기(304) 내의 피모스와 전류 미러를 형성한다.
제1 엔모스(461)는 차동 신호들 중 하나가 게이트에 인가되고 드레인이 제1 피모스(451)의 드레인에 연결된다. 제2 엔모스(462)는 차동 신호들 중 다른 하나가 게이트에 인가되고 드레인이 상기 제2 피모스(452)의 드레인에 연결된다. 제3 엔모스(463)는 복수 개의 바이어스 전류들 중 제2 바이어스 전류가 복사(mirror)되도록 전류-전압 변환기(304) 내의 엔모스(412)와 전류 미러를 형성하고 소스에 제2 기준 전압이 인가되며 드레인이 제1 및 제2 엔모스들(421, 422)의 소스들에 연결된다. 따라서 딜레이 셀(312)은 바이어스 전류를 사용하여 딜레이 간격을 제어한다.
도 5는 딜레이 제어 장치가 딜레이를 제어하는 과정을 나타내는 타이밍도 이다.
도 5는 기준 신호의 주기를 TDQS라고 가정하였고, 딜레이 셀(312)들의 개수를 링 발진기(305) 내의 포함된 차동 반전기들(307)의 개수(N)의 2 배(즉, 2N)로 가정하였다.
딜레이 셀들(312) 내에 포함된 m 번째 딜레이 셀은 정적 딜레이 tstatic와 첫 번째부터 (m-1) 번째 딜레이 셀들에 의한 딜레이
Figure 112006095568597-pat00001
을 더한 값에 상응할 수 있다. 예를 들어, 정적 딜레이 tstatic는 단일 차동 변환기(311)에 의한 딜레이에 상응할 수 있다.
따라서 딜레이 제어 장치(300)는 시스템에서 요구되는 특정 시점에 기준 신호가 출력되도록 기준 신호의 딜레이 시간을 제어할 수 있다.
도 6 내지 8은 본 발명의 다른 일 실시예에 따른 딜레이 제어 장치를 나타내는 블록도이다.
도 6에 도시된 딜레이 장치(600)의 경우, 위상 고정 루프(610)는 도 3에 도시된 링 발진기(305) 대신 전압 제어 발진기(VCO, Voltage Controlled Oscillator)를 이용한다.
도 7에 도시된 딜레이 장치(700)의 경우, 위상 고정 루프(710)는 도 3에 도시된 링 발진기(305) 대신 전압 제어 딜레이 라인(VCDL, Voltage Controlled Delay Line)을 이용한다.
도 6 및 7의 경우, 지연부(620, 720)는 위상 고정 루프(610, 710)에서 생성된 제어 전압을 기초로 바이어스 전류(bias current)를 생성하고, 바이어스 전류를 기초로 딜레이 간격을 제어한다. 즉, 지연부(620, 720)는 바이어스 전류가 증가된 경우에는 딜레이 간격을 감소시켜 기준 신호의 주파수를 증가시키고, 바이어스 전류가 감소된 경우에는 딜레이 간격을 증가시켜 기준 신호의 주파수를 감소시킨다.
도 8에 도시된 딜레이 제어 장치(800)의 경우, 위상 고정 루프(810)는 도 3에 도시된 링 발진기(305) 대신 전압 제어 발진기(VCO, Voltage Controlled Oscillator)를 이용하고, 지연부(820)는 전류에 의하여 제어되는 딜레이 셀 블록(315) 대신 전압에 의하여 제어되는 전압 제어 딜레이 라인(VCDL, Voltage Controlled Delay Line)을 이용한다.
도 8의 경우, 지연부(820)는 위상 고정 루프(810)에서 생성된 제어 전압을 기초로 상기 딜레이 간격을 제어한다. 즉, 지연부(820)는 제어 전압이 증가된 경우에는 딜레이 간격을 감소시켜 기준 신호의 주파수를 증가시키고, 제어 전압이 감소된 경우에는 딜레이 간격을 증가시켜 기준 신호의 주파수를 감소시킨다.
상술한 바와 같이 본 발명에서는 기준 신호를 지연시켜 특정 시간에 출력할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 기준 신호의 주파수와 동일한 주파수를 생성하기 위한 위상 고정 루프(PLL, Phase Locked Loop); 및
    상기 기준 신호의 주기 동안 상기 기준 신호를 순차적으로 지연시켜 동일한 딜레이 간격을 가지는 복수 개의 지연 신호들을 출력하는 지연 셀 블록을 포함하고, 상기 위상 고정 루프의 제1 및 제2 입력 신호들 간의 위상-주파수(phase-frequency) 차를 기초로 상기 딜레이 간격(delay interval)을 제어하고, 특정 시점에 상기 지연 신호들 중 하나를 지연된 기준 신호로서 출력하는 지연부(delay unit)를 포함하고,
    상기 위상 고정 루프는 상기 제1 및 제2 입력 신호들 간의 위상-주파수(phase-frequency) 차를 기초로 생성된 제어 전압을 바이어스 전류(bias current)로 변환하고, 상기 바이어스 전류를 기초로 발진 신호(oscillation signal)를 생성하며, 상기 발진 신호를 분주하여 상기 제2 입력 신호를 생성하는 것을 특징으로 하는 딜레이 제어 장치(Delay Control Apparatus).
  2. 제1항에 있어서,
    상기 지연부는 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 큰 경우에는 상기 딜레이 간격을 감소시키고, 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 적은 경우에는 상기 딜레이 간격을 증가시키는 것을 특징으로 하는 딜레이 제어 장치.
  3. 제1항에 있어서, 상기 지연부는
    외부로부터 입력된 선택 신호 또는 미리 설정된 타이밍(timing)을 기초로 상기 지연 신호들 중 하나를 상기 지연된 기준 신호로서 출력하는 것을 특징으로 하 는 딜레이 제어 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 위상 고정 루프는 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 큰 경우에는 상기 제어 전압을 증가시키고 상기 증가된 제어 전압에 따라 상기 바이어스 전류를 증가시키며 상기 증가된 바이어스 전류를 기초로 상기 발진 신호의 주파수를 증가시키는 것을 특징으로 하는 딜레이 제어 장치.
  6. 제5항에 있어서,
    상기 위상 고정 루프는 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 적은 경우에는 상기 제어 전압을 감소시키고 상기 감소된 제어 전압에 따라 상기 바이어스 전류를 감소시키며 상기 감소된 바이어스 전류를 기초로 상기 발진 신호의 주파수를 감소시키는 것을 특징으로 하는 딜레이 제어 장치.
  7. 제1항에 있어서,
    상기 위상 고정 루프는 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 큰 경우에 증가되거나 또는 상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 적은 경우에 감소되는 상기 바이어스를 기초로 상기 발진 신호의 주파수를 제어하는 링 발진기(ring oscillator)를 포함하는 것을 특징으로 하는 딜레이 제어 장치.
  8. 제7항에 있어서,
    상기 링 발진기는 상기 바이어스 전류가 증가된 경우에는 상기 발진 신호의 주파수를 증가시키고, 상기 바이어스 전류가 감소된 경우에는 상기 발진 신호의 주파수를 감소시키는 것을 특징으로 하는 딜레이 제어 장치.
  9. 제1항에 있어서,
    상기 지연부는 상기 변환된 바이어스 전류를 기초로 상기 딜레이 간격을 제어하는 것을 특징으로 하는 딜레이 제어 장치.
  10. 제9항에 있어서,
    상기 지연부는 상기 바이어스 전류가 증가된 경우에는 상기 딜레이 간격을 감소시켜 상기 기준 신호의 주파수를 증가시키고, 상기 바이어스 전류가 감소된 경우에는 상기 딜레이 간격을 증가시켜 상기 기준 신호의 주파수를 감소시키는 것을 특징으로 하는 딜레이 제어 장치.
  11. 제10항에 있어서, 상기 지연부는
    상기 기준 신호를 차동 신호들로 변환하는 단일 차동 변환기(single to differential converter); 및
    외부로부터 입력된 선택 신호 또는 미리 설정된 타이밍(timing)을 기초로 상기 지연 신호들 중 하나를 상기 지연된 기준 신호로서 선택하는 선택부를 포함하고,
    상기 지연 셀 블록은 복수 개의 딜레이 셀들을 포함하며, 상기 딜레이 셀들 각각은 상기 증가 또는 감소된 바이어스 전류를 기초로 상기 딜레이 간격을 조절하는 것을 특징으로 하는 딜레이 제어 장치.
  12. 제11항에 있어서, 상기 딜레이 셀들 각각은
    소스에 제1 기준 전압이 인가되고 복수 개의 바이어스 전류들 중 제1 바이어스 전류를 복사(mirror)하는 제1 피모스;
    소스에 상기 제1 기준 전압이 인가되고 상기 제1 바이어스 전류를 복사(mirror)하는 제2 피모스;
    차동 신호들 중 하나가 게이트에 인가되고 드레인이 상기 제1 피모스의 드레인에 연결되는 제1 엔모스;
    상기 차동 신호들 중 다른 하나가 게이트에 인가되고 드레인이 상기 제2 피모스(452)의 드레인에 연결되는 제2 엔모스; 및
    상기 복수 개의 바이어스 전류들 중 제2 바이어스 전류를 복사(mirror)하고 소스에 제2 기준 전압이 인가되며 드레인이 상기 제1 및 제2 엔모스들의 소스들에 연결되는 제3 엔모스를 포함하는 것을 특징으로 하는 딜레이 제어 장치.
  13. 제1항에 있어서,
    상기 지연부는 상기 위상 고정 루프에서 생성된 제어 전압을 기초로 바이어스 전류(bias current)를 생성하고, 상기 바이어스 전류를 기초로 상기 딜레이 간격을 제어하는 것을 특징으로 하는 딜레이 제어 장치.
  14. 제13항에 있어서,
    상기 지연부는 상기 바이어스 전류가 증가된 경우에는 상기 딜레이 간격을 감소시켜 상기 기준 신호의 주파수를 증가시키고, 상기 바이어스 전류가 감소된 경우에는 상기 딜레이 간격을 증가시켜 상기 기준 신호의 주파수를 감소시키는 것을 특징으로 하는 딜레이 제어 장치.
  15. 제1항에 있어서,
    상기 지연부는 상기 위상 고정 루프에서 생성된 제어 전압을 기초로 상기 딜레이 간격을 제어하는 것을 특징으로 하는 딜레이 제어 장치.
  16. 제15항에 있어서,
    상기 지연부는 상기 제어 전압이 증가된 경우에는 상기 딜레이 간격을 감소시켜 상기 기준 신호의 주파수를 증가시키고, 상기 제어 전압이 감소된 경우에는 상기 딜레이 간격을 증가시켜 상기 기준 신호의 주파수를 감소시키는 것을 특징으로 하는 딜레이 제어 장치.
  17. 제1항에 있어서,
    상기 기준 신호는 디램(DRAM, Dynamic Random Access Memory)의 데이터 스트로브 신호(DQS)에 상응하는 것을 특징으로 하는 딜레이 제어 장치.
  18. 기준 신호의 주파수와 동일한 주파수를 생성하기 위한 위상 고정 루프의 제1 및 제2 입력 신호들 간의 위상-주파수(phase-frequency) 차를 기초로, 상기 기준 신호의 주기 동안 상기 기준 신호를 순차적으로 지연시켜 동일한 딜레이 간격을 가지는 복수 개의 지연 신호들을 출력하는 지연 셀 블록의 상기 딜레이 간격(delay interval)을 제어하는 단계; 및
    특정 시점에 상기 지연 신호들 중 하나를 지연된 기준 신호로서 출력하는 단계를 포함하고,
    상기 딜레이 간격(delay interval)을 제어하는 단계는
    상기 제1 및 제2 입력 신호들 간의 위상-주파수(phase-frequency) 차를 기초로 생성된 제어 전압을 바이어스 전류(bias current)로 변환하는 단계; 및
    상기 변환된 바이어스 전류를 기초로 상기 딜레이 간격을 제어하는 단계를 포함하는 것을 특징으로 하는 딜레이 제어 방법.
  19. 제18항에 있어서, 상기 딜레이 간격(delay interval)을 제어하는 단계는
    상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 큰 경우에는 상기 딜레이 간격을 감소시키는 단계; 및
    상기 제1 입력 신호의 위상-주파수가 상기 제2 입력 신호의 위상-주파수보다 적은 경우에는 상기 딜레이 간격을 증가시키는 단계를 포함하는 것을 특징으로 하는 딜레이 제어 방법.
  20. 제18항에 있어서, 특정 시점에 상기 지연 신호들 중 하나를 지연된 기준 신호로서 출력하는 단계는
    외부로부터 입력된 선택 신호 또는 미리 설정된 타이밍(timing)을 기초로 상기 지연 신호들 중 하나를 상기 지연된 기준 신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 딜레이 제어 방법.
  21. 삭제
  22. 제18항에 있어서, 상기 딜레이 간격(delay interval)을 제어하는 단계는
    상기 바이어스 전류가 증가된 경우에는 상기 딜레이 간격을 감소시켜 상기 기준 신호의 주파수를 증가시키는 단계; 및
    상기 바이어스 전류가 감소된 경우에는 상기 딜레이 간격을 증가시켜 상기 기준 신호의 주파수를 감소시키는 단계를 포함하는 것을 특징으로 하는 딜레이 제어 방법.
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