KR20100081035A - 전력 소모를 줄일 수 있는 클럭 신호 발생 회로 - Google Patents

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Abstract

전력 소모를 줄일 수 있는 클럭 발생 회로가 개시된다. 상기 클럭 발생 회로는 수신된 기준　클럭을　지연하여 지연동기신호를　생성하는　지연 고정 루프(Delay Locked loop, DLL)　회로와, 상기 DLL　회로로부터　출력되는　상기 지연동기신호를 수신하여 N－분주하고, N-분주된 신호를　이용하여 레이턴시 신호를 생성하는 레이턴시 회로를 포함한다. 이때, 상기 DLL 회로는 N-주기마다 상기 기준 클럭의 위상과 피드백 신호의 위상을 비교하여 상기 지연동기신호의 지연량을 제어할 수 있다. 따라서, 본 발명의 실시 예에 따른 클럭 신호 발생 회로는 전력 소모를 줄일 수 있는 효과가 있다.
동기식 반도체 장치, DLL 회로, 레이턴시 회로

Description

전력 소모를 줄일 수 있는 클럭 신호 발생 회로{Clock signal generator circuit for reduceing power comsumption}
본 발명의 개념에 따른 실시 예는 반도체 회로에 관한 것으로, 특히 전류 소모를 줄일 수 있는 클럭 신호 발생 회로에 관한 것이다.
일반적으로 동기식 반도체 장치는 외부로부터 공급되는 외부 클럭 신호에 동기되어 고속으로 동작하는 장치를 말하며, 상기 외부 클럭 신호를 이용하여 상기 동기식 반도체 장치의 동작 타이밍을 조절하고 상기 동기식 반도체 장치의 오동작을 방지할 수 있다.
외부로부터 공급되는 외부클럭신호가 동기식 반도체 장치의 내부 회로에서 사용되는 경우, 상기 외부 클럭 신호가 상기 내부 회로를 거치는 동안 시간 지연(time delay) 또는 클럭 스큐(clock skew)가 발생하게 된다. 이러한 시간 지연을 보상하기 위하여, 동기식 메모리에는 내부 클럭의 위상을 칩 외부의 외부 클럭의 위상과 정확히 동기시키기 위한 지연 고정 루프(delay lock loop, DLL) 회로, 또는 위상 고정 루프(Phase Locked Loop; PLL) 회로가 사용되고　있다. 특히, DLL 회로는 PLL 회로에 비해 잡음(noise)의 영향을 덜 받으므로 DRAM, DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 장치에서 널리 사용되고 있다.
최근 반도체 장치가 점차 고속화됨에 따라 칩 내부에서 사용되는 동작 주파수가 높아짐으로써 전류 소모가 증가하고 있으며, 이러한 문제를 해결하기 위하여 전류 소모를 감소시키는 문제가 이슈로 대두되고 있다. 또한, 최근 DRAM과 같은 동기식 메모리가 컴퓨터의 주기억장치로서의 용도 외에도 휴대용 기기 등에도 적용이 확대되고 있어 전류 소모의 감소는 DRAM 설계시 필연적인 요구 사항이 되고 있다.
본 발명이 이루고자 하는 기술적인 과제는 레이턴시 회로의 DLL 레프리카를 DLL 회로에서 공유함으로 전력 소모가 작고 레이아웃 면적을 줄일 수 있는 클럭 신호 발생 회로를 제공하는 것이다.
클럭 신호 발생 회로는 수신된 기준　클럭을　지연하여 지연동기신호를　생성하는　지연 고정 루프(Delay Locked Loop; DLL)　회로；및 상기　DLL　회로로부터　출력되는　상기 지연동기신호를 수신하여 N(N은 2이상의 정수)-분주하고, N-분주된 신호를　이용하여 레이턴시 신호를 생성하는 레이턴시 회로를 포함한다. 상기 DLL 회로는 N-주기마다 상기 기준 클럭의 위상과 피드백 신호의 위상을 비교하여 상기 지연동기신호의 지연량을 제어한다.
상기 DLL 회로는 지연라인부, 클럭 분주기, DLL 레프리카, 및 위상 감지기를 포함한다. 상기 지연 라인부는 상기 기준 클럭의 위상과 상기 피드백 신호의 위상을 비교한 결과에 따른 비교신호에 응답하여 상기　기준 클럭을　지연하여　상기 지연 동기 신호를 생성한다. 상기 클럭 분주기는 상기 지연 동기 신호를 상기 N－분주하여 상기 N-분주된 신호를 생성한다. 상기 DLL 레프리카는 상기 N-분주된 신호를 지연하여　외부클럭신호에　동기된　제어클럭를 생성하고, 생성된 제어클럭을 상기 피드백 신호로서 출력한다. 상기 위상 감지기는 상기 N-주기마다 상기 기준 클럭의 위상과 상기 피드백 신호의 위상을 비교하고, 비교 결과에 따른 지연증가신 호 또는 지연감소신호를 상기 비교 신호로서 출력하는 위상 감지기를 포함한다.
상기 클럭 분주기는 2-분주 회로이다.
상기 클럭 신호 발생 회로는 상기 지연 동기 신호를 수신하여 내부 클럭을 생성하는 내부 클럭 발생 회로를 더 포함한다.
상기 DLL 회로는 상기　지연라인부와　상기　내부 클럭 발생 회로　사이에　접속되고，　상기 지연 동기 신호를 상기　클럭　분주기의　지연 시간만큼 지연하기 위한 지연부를 더 포함한다.
본 발명의 실시 예에 따른 클럭 신호 발생 회로는 레이턴시 회로의 DLL 레프리카를 DLL 회로에서 공유함으로써 레이아웃 면적 줄이고, 전류 소모를 감소시킬 수 있는 효과가 있다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들 을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
일반적으로，　지연　고정　루프(Delay Locked Loop: 이하, DLL이라 함) 회로를　사용하는 DRAM과 같은 반도체　장치에　있어서 DLL회로는　외부 클럭 신호에 대해서 동기된 데이터를 입출력하기 위한 동기된 클럭 신호 즉, 내부　클럭　신호들을　발생시킨다． 여기에서, 동기된 클럭 신호는 독출 데이타가 정확히 외부 클럭신호의 상승 엣지(rising edge)와 하강 엣지(falling edge) 중에서 어느 하나에 맞추어져 출력되도록 하기 위해, 외부 클럭 신호에 대해 지연 시간이 일정하게 조정된 지연 클럭 신호를 나타낸다. 전술한 바와 같이, DLL 회로를 사용하는 반도체 장치에서는 데이타를 출력하고자 할 때, 출력되는 데이타가 외부 클럭 신호의 상승 엣지 또는 하강 엣지에 동기되어야 한다.
또한，　반도체　장치는　독출　데이터를　순차적으로　출력하도록　제어하기　위한　레이턴시　신호를　생성하는　레이턴시　회로를　포함할　수　있다．레이턴시　신호는 독출 명령 또는 칼럼 어드레스가 메모리 장치에 인가된 시점으로부터 메모리 장치의 외부로 데이터가 출력되기까지의 시간을 외부 클럭 싸이클의 배수로 표현한 것이다. 다시 말해, 반도체 장치의 독출 데이터는 독출 명령의 수신 후 레이턴시 신호만큼의 클럭 싸이클 후에 메모리 장치로부터 출력된다.　
이때, DLL　회로에는 클럭 트리(clock tree)와 이를 모사한 레프리카 패스(replica path)가 존재하며，DLL 회로는 상기　레프리카　패스를　이용하여　실제 클럭 트리에서 발생되는 시간 지연을　보상하여 내부 클럭을 생성g할 수 있다. 또한, 레이터시 회로 역시 상기 클럭 트리를 모델링하여 레이턴시 신호를 생성하게 된다. 여기서, 클럭 트리는 출력 데이터가 외부 클럭 신호의 상승 엣지 또는 하강 엣지에 동기되어 출력되기 위한 내부 회로 상에 전송 경로를 나타낸다. 또한, 레프리카 패스는 출력 데이터에 대한 내부 회로 상의 전송 경로　또는 데이터　경로를 모델링한 것으로서, 상기 내부 회로의 전송 선로 상에서 발생되는 동일한 시간 지연을 갖는다.
이하, 본 발명에 따른 실시 예는 전류 소모를 감소시킬 수 있는 클럭 신호 발생 회로를 제공한다.
도 1은 본 발명의 실시 예에 따른 DLL 회로를 포함하는 동기식 반도체 장치의 개략적인 블록도를 나타낸다. 도 1을 참조하면, 동기식 반도체 장치는 DLL 회로(110), 내부 클럭 생성기(151), 및 출력 데이터 버퍼(DOUT Buffer,　153)를 포함 할 수 있다. 본　발명의　실시　예에　따른　동기식 반도체 장치는　SDRAM(synchronous dynamic random memory), DDR SDRAM(double data rate synchronous dynamic random memory)과 같은 메모리　장치일　수　있다．
DLL 회로(110)는 내부 클럭 신호를 조정하여 외부 클럭 신호와 출력이 일치되도록 해주는 장치로서, 클럭 버퍼(111), 지연 라인부(variable delay line; 112), 클럭 분주기(Divided-by-N clock generator, 113), DLL 레프리카(DLL REPLICA, 115), 및 위상 감지기(Phase Detector; PD, 117)를 포함하며, 필터(118)를 더 포함할 수 있다.
클럭 버퍼(111)는 외부로부터 공급되는 외부 클럭 신호(EXT_CLK)를 수신하고, 수신된 외부 클럭 신호(EXT_CLK)의 전위 레벨을 동기식 반도체 장치의 내부 회로에 적합한 전위 레벨로 변환하여 기준 클럭(REF_CLK)을 생성할 수 있다.
지연라인부(112)는 기준 클럭(REF_CLK)을 수신하여 소정의 지연 시간(tCK-(d1+d2))만큼 지연시켜 지연 동기 신호(PDLLO)를 생성한다. 이때, 지연 라인부(112)는 지연 제어 신호에 응답하여 상기 지연라인부(112)를 통과하는 기준 클럭(REF_CLK)의 지연량을 조절할 수 있다. 다시 말해, 지연 라인부(112)는 지연 라인부(112)의 지연 시간, 즉 입력신호와 출력신호 간의 위상 차이 예컨대, 기준 클럭(REF_CLK)의 위상과 지연 동기 신호(PDLLO)의 위상 차이를 지연제어신호에 응답하여 조절함으로써 입력신호와 출력신호의 위상을 일치시킬 수 있다.
예컨대, 지연 라인부(112)는 지연 증가 신호에 응답하여 기준 클럭(REF_CLK)의 지연량을 증가시키거나 또는 지연 감소 신호에 응답하여 기준 클럭(REF_CLK)의 지연량을 감소시킴으로써 지연 라인부(112)를 통과하는 기준 클럭(REF_CLK)과 지연 동기 신호(PDLLO)의 위상차를 최소가 되도록 제어할 수 있다.
클럭 분주기(113)는 지연 라인부(112)로부터 출력되는 지연 동기 신호(PDLLO)를 N(N은 2이상의 정수)-분주하고, N-분주된 신호(DIV_CLK)을 생성할 수 있다. 상기 N-분주된 신호(DIV_CLK)는 기준 클럭(REF_CLK)의 N배의 주기를 갖는 신호이다. 바람직하게는 클럭 분주기(113)는 입력 신호를 2-분주하는 회로이며, 예컨대　상기 분주된 신호는 서로 반대의 위상을 갖는 이븐(even) 분주 신호와 오드(odd) 분주 신호로 이루어질 수 있다.
DLL 레프리카(115)는 클럭 분주기(113)로부터 출력되는 N-분주 신호(DIV_CLK)를 수신하여 소정의 지연 시간 동안 지연하여 제1제어클럭(PLATCLK1)을 생성하고, 생성된 제1제어클럭(PLATCLK1)을 피드백 신호(FB)로서 위상 감지기(117)로 출력할　수　있다．
DLL 레프리카(115)는 클럭 분주기(113)로부터 출력되는 분주 신호(DIV_CLK)가 실제 클럭 트리(clock tree)와 동일한 지연 조건을 거치도록 하기 위해 구성된다.
즉, 외부로부터 입력되는 외부 클럭　신호(EXT_CLK)는 내부 회로 예컨대, 클럭 버퍼(111)와 내부 클럭 발생 회로(151)등에 의해 일정 시간 지연되고, 또한 출력 데이터 버퍼(153)로부터 출력되는 출력 데이터(EXT_Data) 역시 내부 클럭 신호(INT_CLK)으로부터 일정 시간 지연된 후 출력된다. DLL 회로(110)는 이러한 실제 클럭 트리의 전송 경로를 모델링한 레프리카 패스 예컨대, DLL 레프리카(115)를 이 용하여 내부 회로에서 발생되는 시간 지연을 보상할 수 있다.
여기서, DLL 레프리카(115)는 클럭 버퍼(11)에 의한 지연시간(d1)과 지연부(119), 내부클럭생성기(151), 및 데이터 출력 버퍼에 의한 지연시간(d2)을 합한 지연시간(d1+d2)를 갖는 지연 회로인 것이 바람직하다.
위상 감지기(117)는 클럭 버퍼(111)로부터 출력되는 기준 클럭(REF_CLK)과 DLL 레프리카(115)로부터 출력되는 피드백 신호(FB)를 수신하고, 수신된 기준 클럭(REF_CLK)의 위상과 피드백 신호(FB)의 위상을 N-주기마다 비교하여 비교 결과에 따라 비교 신호를 출력한다. 즉, 위상 감지기(117)는 기준 클럭(REF_CLK)의 상승 에지(또는 하강 에지)와 피드백 신호(FB)의 상승 에지(또는 하강 에지)의 위상을 비교하고, 비교 결과에 따라 지연 증가 신호(UP) 또는 지연 감소 신호(DOWN)를 비교 신호로서 출력할 수 있다.
예컨대, 위상 감지기(117)는 피드백 신호(FB)의 상승 에지에서 기준 클럭(REF_CLK)이 제1논리레벨(예컨대, 로우 레벨)인 경우, 기준 클럭(REF_CLK)에 대한 지연량을 증가시키도록 지연 증가 신호를 비교 신호로서 출력할 수 있다.
또한, 위상 감지기(117)는 피드백 신호(FB)의 상승 에지에서 기준 클럭 (REF_CLK)이 제2논리레벨(예컨대, 하이 레벨)인 경우, 기준 클럭(REF_CLK)에 대한 지연량을 감소시키도록 지연 감소 신호를 비교 신호로서 출력할 수 있다.
이와 같은 방식으로, 위상 감지기(117)는 지연량이 제어된 피드백 신호(FB)의 위상과 기준클럭(REF_CLK)의 위상을 주기적으로 비교해 나가며, 두 클럭이 최소의 지터(jitter)를 가지는 순간에 지연 고정(locking)이 이루어지게 된다.
DLL 회로(110)는 위상 감지기(117)와 지연라인부(112) 사이에 접속되는 필터(118)를 더 포함할 수 있다. 필터(118)는 위상 감지기(117)로부터 출력되는 비교 신호를 수신하여 필터링을 수행하고, 필터링된 신호를 출력할 수 있다. 이때, 필터(118)는 저역 통과 필터(LPF, Low Pass Filter)로 구현될 수 있다.
지연부(119)는 지연 라인부(112)와 클럭 신호 발생기(151) 사이에 접속되며, 지연 라인부(112)로부터 출력되는 지연 동기 신호(PDLLO)를 수신하여 소정의 지연 시간만큼 지연하여 지연된 신호(DLL_CLK)를 출력한다. 여기서, 지연부(119)는 지연라인(112)의 위상 동기 신호(PDLLO)가 실제 클럭 경로(clock path)와 동일한 지연 조건을 거치도록 하기 위해 구성된다. 다시 말해, 지연부(119)는 지연 동기 신호(PDLLO)가 클럭 분주기(113)을 통해 DLL 레프리카(115)로 전송됨에 따라 상기 클럭 분주기(113)에서 발생되는 시간 지연을 보상해줄 수 있다. 즉, 지연부(119)는 클럭 분주기(113)의 지연시간을 갖는 지연 회로인 것이 바람직하다.
내부 클럭 신호 발생기(151)는 지연부(119)로부터 출력되는 지연 신호(DLL_CLK)를 변환하여 내부 클럭(INT_CLK)을 생성한다.
데이터 출력 버퍼(153)는 버스를 통하여 전송되는 데이터(Data from Array), 내부 클럭 신호 발생기(151)로부터 출력되는 내부 클럭(INT_CLK), 및 레이턴시 회로(도 3의 150)로부터 출력되는 레이턴시 신호(도 3의 LANTENCY)를 수신하고, 수신된 출력 데이터를 내부 클럭(INT_CLK)과 레이턴시 신호(LANTENCY) 중에서 어느 하나에 응답하여 출력할 수 있다. 따라서, 데이터 출력 버퍼(153)는 출력 데이터(EXT_Data)를 상기 외부 클럭 신호(EXT_CLK)의 상승에지(rising edge)나 하강 에 지(falling edge)에 일치시켜 출력할 수 있다.
이와 같이, 본 발명의 실시 예에 따른 DLL 회로(110)는 N-분주된 신호(DIV_CLK)를 이용하여 클럭 트리 및 데이터 경로의 지연 성분을 보상하여 미리 네거티브 지연을 반영함으로서 데이터(Data from Array)의 출력이 외부 클럭과 동기되도록 할 수 있다.
종래의 DlL 회로는 지연 라인부로부터 출력되는 지연 동기 신호를 이용하여 동기식 반도체 장치의 내부회로에서 사용되는 내부 클럭의 위상과 동기식 반도체 장치의 외부로부터 입력되는 외부 클럭 신호의 위상을 동기화하였으나, 본 발명의 실시 예에 따른 DLL 회로(110)는 분주된 신호를 이용하여 동기식 반도체 장치의 내부회로에서 사용되는 내부 클럭(INT_CLK)의 위상과 동기식 반도체 장치의 외부로부터 입력되는 외부 클럭 신호(EXT_CLK)의 위상을 동기화할 수 있다.
도 ２는 본 발명의 실시 예에 따른 DLL 회로가 2-분주된 신호를 이용하여 지연 라인부를 제어하는 동작을 설명하기 위한 타이밍도를 나타낸다.
기준 클럭(REF_CLK)은 일정 주기 예컨대, 제1주기(tCK)마다 반복되는 신호이고, 피드백 신호(FB)은 2-분주된　신호(DIV_CLK)를　이용하여　생성되는　상기 기준 클럭(REF_CLK)의 두 배의 주기 예컨대, 제2주기(2tCK)마다 반복되는 신호이다. 즉, 피드백　신호(FB)는 외부 클럭 신호(EXT_CLK)를 클럭 분주기(113)에 의해 두 배로 분주된 신호(DIV_CLK)에 대해 시간 지연을 보상한 신호로서 소정의 주기　예컨대，두　배　주기마다 반복적으로 기준 클럭(REF_CLK)의 위상 예컨대, 상승에지에　대비된다．
즉，　종래에는　한　주기마다　기준　클럭(REF_CLK)과　피드백　신호(FB)의　위상을　비교하였으나，　본　발명에서는　N(예컨대，N=2)-주기마다　기준　클럭(REF_CLK)과　피드백　신호(FB)의　위상을　비교하여　비교　결과에　따라　비교신호로서 지연증가신호　또는　지연감소신호를　출력할　수　있다．　
이와　같이, 본 발명의 실시 예에 따른 DLL 회로(110)는 기준 클럭(REF_CLK)와 피드백 신호(FB)의 위상 정보만을 이용하여 두　신호간의　위상차를　제어하기 때문에, DLL 레프리카(115)의 입력단에 클럭 분주기(113)를 추가하여 지연동기신호(PDLLO)를 분주시키더라도 문제가 없다.
도 ３은 본 발명의 실시 예에 따른 DLL 회로를 포함하는 클럭 신호 발생 회로의 개략적인 블럭도를 나타낸다. 도 ３을 참조하면, 클럭 신호 발생 회로(100)는 DLL 회로(110)와 레이턴시 회로(150)를 포함한다. 설명의 편의를 위하여 클럭 신호 발생 회로(100)에서 2-분주하는 클럭 분주기(113)를 이용하여 제어 클럭들을 생성하는 레이턴시 회로(150)를 일 예로 설명하나, 본 발명이 이에 한정되는 것은 아니다.
레이턴시 회로(150)는 레이턴시 제어 클럭 생성부(120), 내부독출명령신호발생부(130), 및 레이턴시 신호 발생부(140)을 포함한다.
레이턴시 제어 클럭 생성부(120)는 클럭 분주기(113), DLL 레프리카(115), 레이턴시 레프리카(PREAD REPLICA, 121), 위상 스플리터(Phase Splitter, 123), 및 클럭 생성기(PLATCLK Generator, 125)를 포함한다.
클럭 분주기(113)는 지연 라인(113)으로부터 출력되는 지연 동기 신 호(PDLLO)를 수신하여 N(N은 2이상의 정수)-분주하고, N-분주된 신호(DIV_CLK)를 출력할 수 있다.
DLL 레프리카(115)는 N-분주된 신호(DIV_CLK)를 수신하여 소정의 시간(tSAC=d1+d2)만큼 지연하고, 지연된 신호를 제1제어클럭(PLATCLK1)으로서 출력한다. 여기서, DLL 레프리카(115)는 클럭 분주기(113)의 N-분주된 신호(DIV_CLK)가 실제 클럭 경로(clock path)와 동일한 지연 조건을 거치도록 하기 위해 구성된다. 즉, DLL 레프리카(115)는 외부 클럭 신호(EXT_CLK)가 실제 클럭 트리에서 발생되는 위상 지연을 상기 N-분주된 신호(DIV_CLK) 에 동일하게 인가함으로써 외부 클럭 신호(EXT_CLK)에 동기된 신호를 출력할 수 있다.
레이턴시 레프리카(121)는 DLL 레프리카(115)로부터 출력되는 제1제어클럭 (PLATCLK1)를 수신하여 소정의 시간(tREAD)동안 지연하고, 지연된 신호를 제2제어클럭(PLATCLK2)으로서 출력할 수 있다. 여기서, 레이턴시 레프리카(121)는 지연 동기 신호(PDLLO)가 실제 클럭 경로(clock path)와 동일한 지연 조건을 거치도록 하기 위해 구성된다. 다시말해, 레이턴시 레프리카(121)는 내부 독출 명령 신호 발생부(130)의 지연시간 즉, 독출 명령(read command)가 독출 명령 디코더(131)와 독출 신호 생성부(133)를 통과하여 레이턴시 카운터(140)으로 전송되는 동안 발생되는 지연량（또는　지연시간, tREAD)을 보상해 줄 수 있다.
이와 같이, 레이턴시 회로(150)는 실제 클럭 트리를 모델링한 DLL 레프리카(115)와 레이턴시 레프리카(121)를 이용하여 데이터 경로상의 지연시간 및 위상차이를 미리 보상함으로써 외부 클럭 신호(EXT_CLK)와 동기된 레이턴시 신 호(LATENCY)를 생성할 수 있다.
위상 스플리터(123)는 레이턴시 레프리카(121)로부터 출력되는 제어클럭(PLATCLK)을 수신하여 제１레이턴시　제어클럭　예컨대，　이븐(even)용 제어 클럭(PLATCLK_E)과 오드(ODD)용 제어 클럭(PLATCLK_O)를 생성한다. 이때, 오드용 제어 클럭(PLATCLK_O)과 이븐용 제어 클럭(PLATCLK_E)은 서로 반대의 위상을 갖는 신호인 것이 바람직하다.
클럭 생성기(125)는　분주　생성기(113)로부터　출력되는　N-분주되 신호(DIV_CLK) 를　수신하고，　수신된　분주　신호(DIV_CLK)를　소정의　시간동안　지연하여　제２레이턴시　제어　클럭　내지　제ｎ레이턴시　제어클럭(PLATCLK[2:n])을　생성한다．　
내부 독출 명령 신호 발생부(130)는 독출 명령 디코더(131)와 독출 신호 생성부(133)을 포함한다. 독출 명령 디코더(131)는 독출 명령(READ COMMAND)을 수신하여 디코딩하고, 디코딩된 신호(OREAD)를 출력한다. 독출 신호 생성부(133)는 디코딩된 신호(OREAD)를 수신하여 내부 독출 명령 신호(PREAD)를 생성한다.
레이턴시 신호 발생부(LATENCY Counter, 140)는 레이턴시 제어 클럭 생성부(120)로부터 출력되는 레이턴시 제어 클럭들(Platclk_E, Platclk_O, 및 Platclk[2:n])과 내부 독출 명령 신호 발생부(130)로부터 출력되는 내부 독출 명령신호(PREAD)를 수신하고, 수신된 레이턴시 제어 클럭들(Platclk_E, Platclk_O, 및 Platclk[2:n]) 중에서 적어도 어느 하나에 응답하여 내부 독출 명령 신호(PREAD)를 쉬프팅하고, 쉬프팅된 신호를 레이턴시 신호(LATENCY)로서 출력한다．　
레이턴시 제어 클럭 발생부(120)에서 발생하는 레이턴시 제어클럭(PLATCLK[1:n])은, 2-분주된 신호를 이용하여 생성되므로, 내부 독출 명령 신호(PREAD)를 래치함에 있어서 종래에 비해 주파수 마진(frequency margin)을 두 배로 할 수 있다.
종래의 클럭 신호 발생 회로에서, DLL 회로는 외부 클럭 신호의 한 주기마다 상기 외부 클럭 신호와 피드백 신호의 위상차를 비교하여 지연라인부를 제어하고, 레이턴시 회로는 2-분주된 신호를 이용하여 레이턴시 신호를 생성함에 따라 상기 DLL 회로와 상기 레이턴시 회로 각각에 외부 클럭 신호와 내부 클럭 신호 사이의 지연 시간을 보상해주기 위한 동일한 구조를 갖는 DLL 레프리카가 포함되었다.
그러나 본 발명의 실시 예에 따른 클럭 신호 발생 회로(100)는 N－분주된　신호(DIV_CLK)를　이용하여　레이턴시　신호(LATENCY)를　생성하는　레이턴시　회로(150)와　동일하게 DLL 회로(110)를 N-분주된　신호(DIV_CLK)를　이용하여　N-주기마다　지연동기신호(PDLLO)의 지연량을 제어하도록 구성함으로써，　종래의 DLL회로에　사용되는 DLL 레프리카를 제거하고 레이턴시 회로(150)에 사용되는 DLL 레프리카(115)를 DLL 회로(110)에서 공유할　수　있다．　
따라서, DLL 회로(110)는　레이턴시 회로(150)의 N-분주된 신호를 이용하여 지연　라인부를　제어하도록 함으로써, 기존의 DLL 회로의 레프리카 패스 즉, DLL 레프리카를 제거할 수 있으므로 레이아웃 면적과 전류 소모를 줄일 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 DLL 회로를 포함하는 동기식 반도체 장치의 개략적인 블록도를 나타낸다.
도 ２는 본 발명의 실시 예에 따른 DLL 회로가 분주된 신호를 이용하여 지연 라인부를 제어하는 동작을 설명하기 위한 타이밍도를 나타낸다.
도 ３은 본 발명의 실시 예에 따른 DLL 회로를 포함하는 클럭 신호 발생 회로의 개략적인 블럭도를 나타낸다.

Claims (5)

  1. 수신된 기준　클럭을　지연하여 지연동기신호를　생성하는　지연 고정 루프(Delay Locked Loop; DLL)　회로；및
    상기　DLL　회로로부터　출력되는　상기 지연동기신호를 수신하여 N(N은 2이상의 정수)－분주하고, N-분주된 신호를　이용하여 레이턴시 신호를 생성하는 레이턴시 회로를 포함하며,
    상기 DLL 회로는,
    N-주기마다 상기 기준 클럭의 위상과 피드백 신호의 위상을 비교하여 상기 지연동기신호의 지연량을 제어하는 클럭 신호 발생 회로.
  2. 제1항에 있어서, 상기 DLL 회로는,
    상기 기준 클럭의 위상과 상기 피드백 신호의 위상을 비교한 결과에 따른 비교신호에 응답하여 상기　기준 클럭을　지연하여　상기 지연 동기 신호를 생성하는 지연라인부;
    상기 지연 동기 신호를 상기 N－분주하여 상기 N-분주된 신호를 생성하는 클럭 분주기;
    상기 N-분주된 신호를 지연하여　외부클럭신호에　동기된　제어클럭를 생성하고, 생성된 제어클럭을 상기 피드백 신호로서 출력하는 DLL 레프리카; 및
    상기 N-주기마다 상기 기준 클럭의 위상과 상기 피드백 신호의 위상을 비교 하고, 비교 결과에 따른 지연증가신호 또는 지연감소신호를 상기 비교 신호로서 출력하는 위상 감지기를 포함하는 클럭 신호 발생 회로.
  3. 제2항에 있어서, 상기 클럭 분주기는 2-분주 회로인 클럭 신호 발생 회로.
  4. 제1항에 있어서, 상기 클럭 신호 발생 회로는,
    상기 지연 동기 신호를 수신하여 내부 클럭을 생성하는 내부 클럭 발생 회로를 더 포함하는 클럭 신호 발생 회로.
  5. 제4항에 있어서, 상기 DLL 회로는,
    상기　지연라인부와　상기　내부 클럭 발생 회로　사이에　접속되고，　상기 지연 동기 신호를 상기　클럭　분주기의　지연 시간만큼 지연하기 위한 지연부를 더 포함하는 클럭 신호 발생 회로.
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