JP4718576B2 - Ddrメモリデバイスのデータ出力のデューティサイクル制御及び正確な調整のための複数の電圧制御された遅延ラインの利用 - Google Patents
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Description
tvar=ntck−tfix
となることを意味する。ただし、tckはクロック期間を表す。外部クロックExCLKとデータ出力との間の遅延は、
tbuf+tvar+tout=tbuf+(ntck−tfix)+tout
となる。tfix=tbuf+toutとなる場合、ExCLKとデータ出力との間の遅延はntckとなり、出力データは外部クロックに正確に同期される。クロックバッファの正確なレプリカとデータ出力パスが固定遅延を実現するのに利用されない場合、すべての状況においてtfixをtbuf+toutに正確に一致させることは極めて困難である。さらに、SYNCのライジングエッジしかDLLCLKに同期されないため、クロックバッファ、可変遅延及び出力パスにより生じるデューティサイクルの歪みは、望ましくないことであるが、フォーリングエッジデータをシステムクロックのフォーリングエッジに同期させないであろう。
300 デューティサイクル訂正回路
304 ライジングエッジ位相検出手段
306 フォーリングエッジ位相検出手段
308 フォーリングエッジ制御マルチプレクサ
310 ライジング可変遅延ライン
312,314 制御電圧生成手段
316 フォーリング可変遅延ライン
318 エッジトリガーラッチ
320,324 出力データパス
322 クロックバッファ
400 リファレンス生成回路
402 制御電圧生成手段
404 位相検出手段
406 段階遅延
Claims (11)
- DDR(Double Data Rate)メモリの出力データ信号の50%のデューティサイクルを保証するための3DLL(Delay Locked Loop)回路であって、
第1クロック信号と、
第1電圧制御遅延ラインと、第1位相検出手段と、第1フィードバック信号とを有し、前記第1クロック信号から第2クロック信号を生成する第1DLLと、
第2電圧制御遅延ラインと、第2位相検出手段とを有し、前記DDRの出力データ信号の1つの遷移を調整する第2DLLと、
第3電圧制御遅延ラインと、第3位相検出手段とを有し、前記DDRの出力データ信号の第2の遷移を調整する第3DLLと、
前記第2及び第3電圧制御遅延ラインの出力のライジングエッジによりそれぞれ生成されるライジングエッジとフォーリングエッジを有し、前記DDRの出力データ信号をイネーブルにする第3クロック信号と、
前記第3クロック信号を固定された遅延だけ遅延させ、前記第2及び第3DLLの第2及び第3位相検出手段への入力としてフィードバックすることにより生成される第4クロック信号と、
を有し、
前記第2及び第3位相検出手段の出力は、前記第3電圧制御遅延ラインの遅延を制御する制御信号を提供するよう多重化され、
前記第3電圧制御遅延ラインの遅延を制御するための信号が、前記第1クロックと前記第4クロック信号とのライジングエッジがロックされているか否か示す前記第2位相検出手段の出力により選択される3DLL回路。 - 前記第2クロック信号のフォーリングエッジは、前記第1クロック信号のライジングエッジより以降の1/2のクロック期間である、請求項1記載の回路。
- 前記第3クロック信号と前記第4クロック信号との間のパスにおける固定された遅延は、クロック入力バッファのレプリカと前記DDRメモリの出力データパスである、請求項1記載の回路。
- 前記第1クロック信号と前記第4クロック信号とのライジングエッジがロックされているという表示は、まず遅延を増大させる必要があることを示し、その後に遅延を減少させる必要があることを示す前記第2位相検出手段からの出力シーケンスにより示されるか、又は予め設定された期間内に何れの表示も出現しないことにより示される、請求項1記載の回路。
- 前記第3クロック信号は、エッジトリガーラッチにより生成される、請求項1記載の回路。
- 前記第1電圧制御遅延ラインは、偶数個の遅延段階を有する、請求項1記載の回路。
- 前記第1クロック信号から前記第1フィードバック信号への初期的な遅延は、前記第1クロック信号の1期間未満である、請求項1記載の回路。
- 前記第1クロック信号から前記第1フィードバック信号への遅延は、前記第1DLLがロックされる際の前記第1クロック信号の期間に等しい、請求項1記載の回路。
- DDR(Double Data Rate)メモリの出力データ信号の50%のデューティサイクルを保証する3DLL(Delay Locked Loop)回路であって、
第1クロック信号と、
前記第1クロック信号から第2クロック信号を生成する第1DLLと、
前記DDRの出力データ信号の1つの遷移を調整する第2DLLと、
前記DDRの出力データ信号の第2の遷移を調整する第3DLLと、
前記第2DLL及び前記第3DLLの第2及び第3電圧制御遅延ラインの出力のライジングエッジによりそれぞれ生成されるライジングエッジとフォーリングエッジとを有し、前記DDR出力データ信号をイネーブルにする第3クロック信号と、
前記第3クロック信号を固定された遅延だけ遅延させ、前記第2及び第3DLLの第2及び第3位相検出手段への入力としてフィードバックすることにより生成される第4クロック信号と、
を有し、
前記第2及び第3位相検出手段の出力は、前記第3電圧制御遅延ラインの遅延を制御する制御信号を提供するよう多重化され、
前記第3電圧制御遅延ラインの遅延を制御するための信号が、前記第1クロック信号と前記第4クロック信号とのライジングエッジがロックされているか否か示す前記第2位相検出手段の出力により選択される3DLL回路。 - DLL(Delay Locked Loop)回路であって、
第1クロック信号と、
前記第1クロック信号から第2クロック信号を生成する第1DLLと、
出力データ信号の1つの遷移を調整する第2DLLと、
前記出力データ信号の第2の遷移を調整する第3DLLと、
前記第2DLL及び前記第3DLLの第2及び第3電圧制御遅延ラインの出力のライジングエッジによりそれぞれ生成されるライジングエッジとフォーリングエッジとを有し、前記出力データ信号をイネーブルにする第3クロック信号と、
前記第3クロック信号を固定された遅延だけ遅延させ、前記第2及び第3DLLの第2及び第3位相検出手段への入力としてフィードバックすることにより生成される第4クロック信号と、
を有し、
前記第2及び第3位相検出手段の出力は、前記第3電圧制御遅延ラインの遅延を制御する制御信号を提供するよう多重化され、
前記第3電圧制御遅延ラインの遅延を制御するための信号が、前記第1クロック信号と前記第4クロック信号とのライジングエッジがロックされているか否か示す前記第2位相検出手段の出力により選択されるDLL回路。 - 前記第3クロック信号は、エッジトリガーラッチにより生成される、請求項10記載の回路。
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