CN112655151B - 一种占空比校准电路、电子设备及方法 - Google Patents
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Abstract
本申请提供一种占空比校准电路、电子设备及方法，用于实现了占空比实时、双向和高精度的校准。该电路包括：预处理电路，用于根据输入时钟信号产生高低电平相反的第一时钟信号和第二时钟信号；延迟电路，用于延迟第一时钟信号得到第一延迟信号，延迟第二时钟信号得到第二延迟信号；沿触发脉冲产生器，用于根据第一延迟信号的升/降沿和第二延迟信号的升/降沿产生输出时钟信号；占空比调节器，用于检测输出时钟信号的占空比，并根据该占空比生成控制信号，以对第一时钟信号的延迟和/或第二时钟信号的延迟进行调节。
Description
技术领域
本申请涉及电子技术领域，尤其涉及一种占空比校准电路、电子设备及方法。
背景技术
时钟的占空比(Duty Cycle)是时钟性能中一个比较重要的性能指标。占空比通常指在一串理想的脉冲周期序列中，正脉冲的持续时间与脉冲周期的比值。如：占空比为50％，则意味着高电平时钟周期的宽度等于低电平时钟周期的宽度。在锁相环的应用中，50％占空比的输入信号有利于降低锁相环系统的输出噪声。
现有技术中，很多数字锁相环(phase locked loop，PLL)参考时钟的倍频电路通常会将输入的参考时钟进行50％占空比的校准，之后再将校准后的时钟信号进行倍频，作为PLL的两倍频的参考时钟。但是，现有技术中的数字校准过程不能实现实时校准，且校准精度较低。
发明内容
本申请的实施例提供一种占空比校准电路、电子设备及方法，用于对占空比进行实时、双向和高精度的校准。
第一方面，提供一种占空比校准电路，该占空比校准电路包括：预处理电路、延迟电路、沿触发脉冲产生器和占空比调节器；其中，该预处理电路，用于根据输入时钟信号产生第一时钟信号和第二时钟信号，第一时钟信号与第二时钟信号的高低电平相反；该延迟电路，用于延迟第一时钟信号得到第一延迟信号，以及延迟第二时钟信号得到第二延迟信号；该沿触发脉冲产生器，用于根据第一延迟信号的升/降沿和第二延迟信号的升/降沿产生输出时钟信号，比如该升/降沿为上升沿或下降沿；该占空比调节器，用于检测输出时钟信号的占空比，并根据该占空比生成控制信号，以对第一时钟信号的延迟和/或第二时钟信号的延迟进行调节。
上述技术方案中，通过调节第一时钟信号的延迟和/或第二时钟信号的延迟，可以使沿触发脉冲产生器产生的输出时钟信号的占空比减小或者增大，因此通过配合占空比调节器实时地检测调节以产生具有一定占空比的输出时钟信号，从而实现了占空比的实时、双向和高精度的校准。该方案的控制部分均为数字电路，因此该占空比校准电路贡献有限的噪声，同时降低了系统噪声。
在第一方面的一种可能的实现方式中，该占空比调节器，具体用于：在检测到输出时钟信号的占空比不为50％时生成控制信号，以对第一时钟信号的延迟和/或第二时钟信号的延迟进行调节。上述可能的实现方式中，能够保证输出时钟信号的占空比为50％。
在第一方面的一种可能的实现方式中，该沿触发脉冲产生器，具体用于：根据第一延迟信号的上升沿和第二延迟信号的上升沿产生输出时钟信号，输出时钟信号的脉宽等于第一延迟信号的上升沿与第二延迟信号的上升沿之间的宽度；或者，根据第一延迟信号的下降沿和第二延迟信号的下降沿产生输出时钟信号，输出时钟信号的脉宽等于第一延迟信号的下升沿与第二延迟信号的下升沿之间的宽度。上述可能的实现方式中，提供了几种根据第一延迟信号的升/降沿和第二延迟信号的升/降沿产生输出时钟信号的方式。
在第一方面的一种可能的实现方式中，该沿触发脉冲产生器包括：两个脉冲产生器和RS触发器；其中，两个脉冲产生器的输入端均耦合至延迟电路的输出端，用于接收第一延迟信号和第二延迟信号；两个脉冲产生器的输出端分别耦合至RS触发器的R输入端和S输入端，RS触发器的输出端用于输出该输出时钟信号。上述可能的实现方式中，提供了一种结构简单、易于实现的沿触发脉冲产生器，且能够避免第一延迟信号和第二延迟信号的上升沿或下降沿失配的问题。
在第一方面的一种可能的实现方式中，该沿触发脉冲产生器包括：两个D触发器、两个缓冲器和与非门；其中，两个D触发器的CP输入端分别耦合至该延迟电路的输出端，用于接收第一延迟信号和第二延迟信号，两个D触发器的D输入端均耦合至电源端，两个D触发器的输出端分别耦合至两个缓冲器的输入端，与非门的非端分别耦合至两个D触发器的复位端，与非门的一个与端耦合至两个缓冲器中的第一个缓冲器的输出端，用于输出该输出时钟信号，与非门的另一个与端耦合至第二个缓冲器的输出端。上述可能的实现方式中，提供了一种结构简单、易于实现的沿触发脉冲产生器，且能够避免第一延迟信号和第二延迟信号的上升沿或下降沿失配的问题。
在第一方面的一种可能的实现方式中，该延迟电路包括两个延迟子电路，每个延迟子电路均包括：两个非门和可变电容；其中，两个非门中的第一个非门的输入端用于接收第一时钟信号或者第二时钟信号，第一个非门的输出端与第二个非门的输入端耦合至可变电容的一个固定端，可变电容的另一个固定端耦合接地，可变电容的调节端用于跟随控制信号调节可变电容的电容值，以调节第一时钟信号的延迟或者第二时钟信号的延迟，第二个非门的输出端用于输出第一延迟信号或第二延迟信号。上述可能的实现方式中，提供了一种结构简单、易于实现的延迟电路，且能够保证占空比的双向和高精度校准。
在第一方面的一种可能的实现方式中，该占空比调节器包括：时间数字转换器和控制器；时间数字转换器，用于检测输出时钟信号的占空比；控制器，用于根据该占空比生成控制信号，以对第一时钟信号的延迟和/或第二时钟信号的延迟进行调节。上述可能的实现方式中，能够保证占空比的实时检测，以及实时、双向和高精度校准。
第二方面，提供一种电子设备，该电子设备包括：射频装置和占空比校准电路；其中，该占空比校准电路用于为该射频装置提供载波信号，该占空比校准电路为上述第一方面或者第一方面的任一种可能的实现方式所提供的占空比校准电路。
第三方面，提供一种占空比校准方法，该方法包括：根据输入时钟信号产生第一时钟信号和第二时钟信号，第一时钟信号与第二时钟信号的高低电平相反；延迟第一时钟信号得到第一延迟信号，以及延迟第二时钟信号得到第二延迟信号；根据第一延迟信号的升/降沿和第二延迟信号的升/降沿产生输出时钟信号，比如该升/降沿包括上升沿或下降沿；检测输出时钟信号的占空比，并根据该占空比生成控制信号，以对第一时钟信号的延迟和/或第二时钟信号的延迟进行调节。
在第三方面的一种可能的实现方式中，根据该占空比生成控制信号，以对第一时钟信号的延迟和/或第二时钟信号的延迟进行调节，包括：在检测到输出时钟信号的占空比不为50％时生成控制信号，以对第一时钟信号的延迟和/或第二时钟信号的延迟进行调节。
在第三方面的一种可能的实现方式中，根据第一延迟信号的升/降沿和第二延迟信号的升/降沿产生输出时钟信号，包括：根据第一延迟信号的上升沿和第二延迟信号的上升沿产生输出时钟信号，输出时钟信号的脉宽等于第一延迟信号的上升沿与第二延迟信号的上升沿之间的宽度；或者，根据第一延迟信号的下降沿和第二延迟信号的下降沿产生输出时钟信号，输出时钟信号的脉宽等于第一延迟信号的下升沿与第二延迟信号的下升沿之间的宽度。
可以理解地，上述提供的电子设备或者占空比校准方法均用于校准占空比校准电路中的输出时钟信号，因此，其所能达到的有益效果可参考上文所提供的占空比校准电路中的有益效果，此处不再赘述。
附图说明
图1为本申请实施例提供的一种占空比校准电路的结构示意图；
图2为本申请实施例提供的一种时钟信号的时序图；
图3为本申请实施例提供的另一种占空比校准电路的结构示意图；
图4为本申请实施例提供的一种沿触发脉冲产生器的结构示意图；
图5为本申请实施例提供的一种占空比校准方法的流程示意图。
具体实施方式
本申请中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a-b，a-c，b-c或a-b-c，其中a、b和c可以是单个，也可以是多个。字符“/”一般表示前后关联对象是一种“或”的关系。另外，在本申请的实施例中，“第一”、“第二”等字样并不对数量和执行次序进行限定。
需要说明的是，本申请中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。本申请中的“耦合”可以被理解为直接连接或者间接连接，比如，A耦合至B，可以表示：A与B直接连接，或者A与B间接连接。
图1为本申请实施例提供的一种占空比校准电路的结构示意图，参见图1，该占空比校准电路包括：预处理电路110、延迟电路120、沿触发脉冲产生器130和占空比调节器140。
预处理电路110，用于根据输入时钟信号产生第一时钟信号和第二时钟信号，第一时钟信号与第二时钟信号的高低电平相反。
延迟电路120，用于延迟第一时钟信号得到第一延迟信号，以及延迟第二时钟信号得到第二延迟信号。其中，延迟电路120可以包括第一延迟子电路121和第二延迟子电路122，第一延迟子电路121用于延迟第一时钟信号得到第一延迟信号，第二延迟子电路122用于延迟第二时钟信号得到第二延迟信号。可选地，第一延迟子电路121用于根据第一延迟量延迟第一时钟信号得到第一延迟信号，第二延迟子电路122用于根据第二延迟量延迟第二时钟信号得到第二延迟信号；第一延迟量和第二延迟量均可以包括固定延迟量和调节延迟量，固定延迟量的大小取决于延迟电路120本身，调节延迟量取决于控制比特和最小调节单位，最小调节单位决定了该占空比校准电路的校准精度。比如，第一延迟量表示为td_DLR，对应的固定延迟量表示为τ1，对应的控制比特和最小调节单位表示为Dcal1和τres1，则td_DLR可通过如下公式(1)表示；第二延迟量表示为td_DLS，对应的固定延迟量表示为τ2，对应的控制比特和最小调节单位表示为Dcal2和τres2，则td_DLS可通过如下公式(2)表示。
td_DLR＝τ1+Dcal1·τres1 (1)
td_DLS＝τ2+Dcal2·τres2 (2)
沿触发脉冲产生器130，用于根据第一延迟信号的升/降沿和第二延迟信号的升/降沿产生输出时钟信号，该升/降沿可以为上升沿或下降沿。可选地，沿触发脉冲产生器130用于根据第一延迟信号的上升沿和第二延迟信号的上升沿产生输出时钟信号，此时输出时钟信号的脉宽等于第一延迟信号的上升沿与第二延迟信号的上升沿之间的宽度；比如，当第一延迟信号的上升沿来临时，输出时钟信号被拉成高电平，当第二延迟信号的上升沿来临时，输出时钟信号被变为低电平，此时输出时钟信号的脉宽(以高电平对应的脉宽为例)取决于第一延迟信号的上升沿与第二延迟信号的上升沿之间的宽度(也可以称为相位差)。或者，沿触发脉冲产生器130用于根据第一延迟信号的下降沿和第二延迟信号的下降沿产生输出时钟信号，此时输出时钟信号的脉宽等于第一延迟信号的下升沿与第二延迟信号的下升沿之间的宽度；比如，当第一延迟信号的下降沿来临时，输出时钟信号被拉成高电平，当第二延迟信号的下降沿来临时，输出时钟信号被变为低电平，此时输出时钟信号的脉宽(以高电平对应的脉宽为例)取决于第一延迟信号的下降沿与第二延迟信号的下降沿之间的宽度(也可以称为相位差)。因此，输出时钟信号的占空比(也可以称为脉宽)取决于原始输入时钟信号的脉宽与第一延迟量和第二延迟量的延迟差之和，即PW_out＝PW_in+(td_DLR-td_DLS)，PW_out表示输出时钟信号的脉宽，PW_in表示原始输入时钟信号的脉宽。当增加第一延迟量或者减小第二延迟量时，输出时钟信号的占空比增大，当减小第一延迟量或者增加第二延迟量时，输出时钟信号的占空比减小。
占空比调节器140，用于检测沿触发脉冲产生器130输出的输出时钟信号的占空比，并根据该占空比生成控制信号，以对第一时钟信号的延迟和/或第二时钟信号的延迟进行调节。具体的，占空比调节器140，可用于调节第一延迟量和/或第二延迟量；延迟电路120根据调节后的第一延迟量延迟第一时钟信号得到第一延迟信号，以及根据调节后的第二延迟量延迟第二时钟信号得到第二延迟信号；沿触发脉冲产生器130根据调节延迟后得到的第一延迟信号和第二延迟信号产生一定占空比的输出时钟信号。比如，占空比调节器140在检测到输出时钟信号的占空比不为50％时生成控制信号，以对第一时钟信号的延迟和/或第二时钟信号的延迟进行调节，以使沿触发脉冲产生器130根据调节后延迟电路120得到的第一延迟信号和第二延迟信号产生占空比为50％的输出时钟信号。
需要说明的是，该占空比为50％可以是指该占空比等于50％，且可以具有一定的容错范围，比如该容错范围为±2％，则当该占空比在48％至52％范围内时，都认为该占空比为50％，具体的容错范围可以由本领域技术人员设置，本申请实施例对此不作具体限定。
其中，输出时钟信号的占空比取决于输入占空比和第一延迟量与第二延迟量的延迟差，占空比调节器140通过调节第一延迟量和第二延迟量改变该延迟差，以实现对输出时钟信号的占空比的调节。由于该延迟差可以为正值，也可以为负值，从而该占空比校准电路可以实现双向的校准，且第一延迟量和第二延迟量的固定延迟可以被校准掉，所以调节精度只取决于延迟量调节精度。具体地，占空比调节器140用于调节第一延迟量和/或第二延迟量对应的控制比特，即占空比调节器140具体用于调节上述公式(1)中的Dcal1和/或公式(2)中的Dcal2，而与第一延迟量对应的固定延迟量τ1和第二延迟量对应的固定延迟量τ2无关，因此能够实现高精度的占空比校准。
需要说明的是，上述图1中以Fin表示输入时钟信号，以R0表示第一时钟信号，以S0表示第二时钟信号，以R1表示第一延迟信号，以S1表示第二延迟信号，以Fout表示输出时钟信号。若以沿触发脉冲产生器130根据第一延迟信号R1的上升沿和第二延迟信号S1的上升沿产生输出时钟信号Fout为例，则Fin、R0、S0、R1、S1和Fout之间的关系可以如图2所示。图2中以PW_in表示输入时钟信号的高电平对应的脉宽，PW_out表示输出时钟信号的高电平对应的脉宽，PW_out＝PW_in+(td_DLR-td_DLS)。
在一种可能的实现方式中，如图3所示，上述预处理电路110包括第一非门111、第二非门112和第三非门113；第一非门111的输入端和第二非门112的输入端耦合，用于接收输入时钟信号；第二非门112的输出端与第三非门113的输入端耦合；第一非门111的输出端用于输出第一时钟信号，第三非门113的输出端用于输出第二时钟信号。其中，第一时钟信号是输入时钟信号经过第一非门111翻转处理(即将输入时钟信号的高电平变为低电平，将输入时钟信号的低电平变为高电平)之后的信号，第一时钟信号的相位与输入时钟信号的相位相反，即第一时钟信号的高低电平与输入时钟信号的高低电平相反。第二时钟信号是输入时钟信号经过第二非门112和第三非门113翻转处理之后的信号，第二时钟信号的相位与输入时钟信号的相位相同，即第二时钟信号的高低电平与输入时钟信号的高低电平相同，从而第一时钟信号的高低电平与第二时钟信号的高低电平相反。
需要说明的是，上述图3所示的预处理电路110仅为示例性的，在实际应用中，预处理电路110能够实现输入时钟信号的电平翻转即可。另外，预处理电路110也可以对输入时钟信号进行(2N+1)次翻转得到第一时钟信号，对输入时钟信号进行2N次翻转得到第二时钟信号，N为非负整数。
在一种可能的实现方式中，如图2所示，第一延迟子电路121包括：第一个非门1211、第二个非门1212和可变电容1213；其中，第一个非门1211的输入端用于接收第一时钟信号，第一个非门1211的输出端与第二个非门1212的输入端均耦合至可变电容1213的一个固定端，可变电容1213的另一个固定端耦合接地，第二个非门1212的输出端用于输出第一延迟信号，可变电容1213的调节端与占空比调节器140耦合，用于跟随该控制信号调节可变电容1213的电容值，以调节第一时钟信号的延迟(比如，调节上述第一延迟量对应的控制比特)。第二延迟子电路122包括：第一个非门1221、第二个非门1222和可变电容1223；其中，第一个非门1221的输入端用于接收第二时钟信号，第一个非门1221的输出端与第二个非门1222的输入端均耦合至可变电容1223的一个固定端，可变电容1223的另一个固定端耦合接地，第二个非门1222的输出端用于输出第二延迟信号，可变电容1223的调节端与占空比调节器140耦合，用于跟随该控制信号调节可变电容1223的电容值，以调节第二时钟信号的延迟(比如，调节上述第二延迟量对应的控制比特)。
需要说明的是，本申请实施例中的可变电容1213和可变电容1223均可以为满足所需电容值的一个电容，也可以是由多个电容通过并联或者串联组成的满足所需电容值的电容组合，也即，该多个电容串联或并联后对应的电容值等于所需要的电容值。另外，上述图3所示的第一延迟子电路121和第二延迟子电路122仅为示例性的，并不对本申请实施例构成限定，本申请实施例还可以通过其他方式第一延迟子电路121和第二延迟子电路122。
在一种可能的实现方式中，如图3所示，沿触发脉冲产生器130包括：第一个脉冲产生器131、第二个脉冲产生器132和RS触发器133。其中，第一个脉冲产生器131的输入端耦合至第一延迟电路121的输出端，用于接收第一延迟信号，第一个脉冲产生器131的输出端耦合至的RS触发器133的R输入端；第二个脉冲产生器132的输入端耦合至第二延迟电路122的输出端，用于接收第二延迟信号，第二个脉冲产生器132的输出端耦合至RS触发器133的S输入端；RS触发器133的输出端与占空比调节器140的输入端耦合，用于输出该输出时钟信号。
或者，如图4所示，沿触发脉冲产生器130包括：第一个D触发器134、第二个D触发器135、第一缓冲器136、第二缓冲器137和与非门138。其中，第一个D触发器134的CP输入端耦合至第一延迟子电路121的输出端，用于接收第一延迟信号，第一个D触发器134的D输入端耦合至电源端VDD，第一个D触发器134的输出端耦合至第一缓冲器136的输入端；第二个D触发器135的CP输入端耦合至第二延迟子电路122的输出端，用于接收第二延迟信号，第二个D触发器135的D输入端耦合至电源端VDD，第二个D触发器135的输出端耦合至第二缓冲器137的输入端；与非门138的非端分别耦合至第一个D触发器134的复位端RST和第二个D触发器135的复位端RST；与非门138的一个与端耦合至第一个缓冲器134的输出端，用于输出该输出时钟信号，与非门138的另一个与端耦合至第二个缓冲器135的输出端。其中，第一个D触发器134的复位端RST和第二个D触发器135的复位端RST可以通过高电平复位，也可以同低电平复位。
在一种可能的实现方式中，如图3所示，占空比调节器140包括：时间数字转换器(time to digital converter，TDC)141和控制器142。其中，时间数字转换器141的输入端与沿触发脉冲产生器130的输出端耦合，用于接收沿触发脉冲产生器130产生的输出时钟信号；时间数字转换器141的输出端与控制器142的输入端耦合，控制器的输出端分别耦合至第一延迟子电路121和第二延迟子电路122，用于调节第一时钟信号的延迟和/或第二时钟信号的延迟进行调节。具体的，时间数字转换器141用于根据锁相环反馈时钟信号与倍频器150的输出时钟信号进行相位比对，输出时钟信号(Fout)的占空比信息可以反映在TDC 141的输出；控制器142用于根据该占空比生成控制信号，以对第一时钟信号的延迟和/或第二时钟信号的延迟进行调节。可选地，控制器142用于在输出时钟信号的占空比不为50％时，调节第一延迟量对应的控制比特Dcal1和/或第二延迟量对应的控制比特Dcal2，以使沿触发脉冲产生器130产生占空比为50％的输出时钟信号。
进一步的，如图3所示，该占空比校准电路还可以包括：耦合在沿触发脉冲产生器130与占空比调节器140之间的倍频器150，用于对沿触发脉冲产生器130产生的输出时钟信号进行倍频处理，并将倍频处理后的输出时钟信号传输至占空比调节器140。
在本申请实施例中，占空比调节器140可以实时地检测沿触发脉冲产生器130输出的输出时钟信号的占空比，并通过调节第一时钟信号的延迟和/或第二时钟信号的延迟，可以减小输出时钟信号的占空比或增大输出时钟信号的占空比，从而能够产生一定占空比的输出时钟信号，比如使沿触发脉冲产生器130产生占空比为50％的输出时钟信号，从而实现了占空比的实时、双向和高精度校准，同时降低了系统噪声。
本申请实施例还提供一种终端，该终端至少包括射频装置以及包括本申请实施例提供的占空比校准电路，该占空比校准电路用于为上述射频装置提供本地载波信号。该射频装置用于以下任意一项或组合：终端中的蜂窝移动通信模块、蓝牙模块、无线保真(WiFi)模块或任何需要本地载波信号的装置。例如，该终端中的射频装置可以为蓝牙模块以及WiFi模块，也可以为蓝牙模块或者WiFi模块。
本申请实施例还提供一种基站，该基站至少包括收发机以及锁相环电路，该锁相环电路包括本申请实施例提供的占空比校准电路，该占空比校准电路用于为该基站的收发机提供本地载波信号。
需要说明的是，上述终端和基站只是举例说明应用本申请实施例提供的占空比校准电路的产品，并不能构成对本申请实施例提供的占空比校准电路的应用的限制，本申请实施例提供的占空比校准电路可以应用在任何需要占空比校准的场景中，以及任何需要占空比校准的产品中。
图5为本申请实施例提供的一种占空比校准方法的流程示意图，应用于包括本申请实施例提供的占空比校准电路的电子设备中，参见图5，该方法包括以下几个步骤。
S501：根据输入时钟信号产生第一时钟信号和第二时钟信号，第一时钟信号与第二时钟信号的高低电平相反。
S502：延迟第一时钟信号得到第一延迟信号，以及延迟第二时钟信号得到第二延迟信号。
S503：根据第一延迟信号的升/降沿和第二延迟信号的升/降沿产生输出时钟信号，该升/降沿可以为上升沿或下降沿。可选地，根据第一延迟信号的上升沿和第二延迟信号的上升沿产生输出时钟信号；或者，根据第一延迟信号的下降沿和第二延迟信号的下降沿产生输出时钟信号。
S504：检测输出时钟信号的占空比，并根据该占空比生成控制信号，以对第一时钟信号的延迟和/或第二时钟信号的延迟进行调节。可选地，在检测到输出时钟信号的占空比，不为50％时生成控制信号，以对第一时钟信号的延迟和/或第二时钟信号的延迟进行调节，比如，调节上述装置实施例中的第一延迟量和/或第二延迟量对应的控制比特。其中，对第一时钟信号的延迟和/或第二时钟信号的延迟进行调节之后，可以返回S502继续执行，直至检测到S503中产生占空比为50％的输出时钟信号。
需要说明的是，上述方法实施例中每个步骤的具体描述，可以对应参见上述占空比校准电路对应的实施例中相关器件或者电路的描述，本申请实施例对此不再赘述。
在本申请实施例中，通过调节第一时钟信号的延迟和/或第二时钟信号的延迟，可以减小输出时钟信号的占空比或增大输出时钟信号的占空比，因此通过检测该占空比并调节能够产生一定占空比的输出时钟信号，从而实现了占空比的实时、双向和高精度的校准，且系统噪声较低。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (11)
1.一种占空比校准电路，其特征在于，所述电路包括：预处理电路、延迟电路、沿触发脉冲产生器和占空比调节器；
所述预处理电路，用于根据输入时钟信号产生第一时钟信号和第二时钟信号，所述第一时钟信号与所述第二时钟信号的高低电平相反；
所述延迟电路，用于延迟所述第一时钟信号得到第一延迟信号，以及延迟所述第二时钟信号得到第二延迟信号；
所述沿触发脉冲产生器，用于根据所述第一延迟信号的升/降沿和所述第二延迟信号的升/降沿产生输出时钟信号；
所述占空比调节器，用于检测所述输出时钟信号的占空比，并根据所述占空比生成控制信号，以对所述第一时钟信号的延迟和/或所述第二时钟信号的延迟进行调节；
其中，所述延迟电路具体用于：根据第一延迟量延迟所述第一时钟信号得到所述第一延迟信号，根据第二延迟量延迟所述第二时钟信号得到所述第二延迟信号，所述第一延迟量包括固定延迟量和第一调节延迟量，所述第二延迟量包括固定延迟量和第二调节延迟量；
所述控制信号具体用于：调节所述第一调节延迟量和/或所述第二调节延迟量，以对所述第一时钟信号的延迟和/或所述第二时钟信号的延迟进行调节；
所述输出时钟信号与所述输入时钟信号之间的延迟差等于所述第一延迟量与所述第二延迟量之间的差值，所述第一调节延迟量和所述第二调节延迟量均等于对应的控制比特与最小调节单位的乘积。
2.根据权利要求1所述的校准电路，其特征在于，所述占空比调节器，具体用于：
在检测到所述输出时钟信号的占空比不为50％时生成控制信号，以对所述第一时钟信号的延迟和/或所述第二时钟信号的延迟进行调节。
3.根据权利要求1或2所述的校准电路，其特征在于，所述沿触发脉冲产生器，具体用于：
根据所述第一延迟信号的上升沿和所述第二延迟信号的上升沿产生所述输出时钟信号，所述输出时钟信号的脉宽等于所述第一延迟信号的上升沿与所述第二延迟信号的上升沿之间的宽度；或者，
根据所述第一延迟信号的下降沿和所述第二延迟信号的下降沿产生所述输出时钟信号，所述输出时钟信号的脉宽等于所述第一延迟信号的下升沿与所述第二延迟信号的下升沿之间的宽度。
4.根据权利要求1-3任一项所述的校准电路，其特征在于，所述沿触发脉冲产生器包括：两个脉冲产生器和RS触发器；
其中，所述两个脉冲产生器的输入端均耦合至所述延迟电路的输出端，用于接收所述第一延迟信号和所述第二延迟信号；所述两个脉冲产生器的输出端分别耦合至所述RS触发器的R输入端和S输入端，所述RS触发器的输出端用于输出所述输出时钟信号。
5.根据权利要求1-3任一项所述的校准电路，其特征在于，所述沿触发脉冲产生器包括：两个D触发器、两个缓冲器和与非门；
其中，所述两个D触发器的CP输入端分别用于接收所述第一延迟信号和所述第二延迟信号，所述两个D触发器的D输入端均耦合至电源端，所述两个D触发器的输出端分别耦合至所述两个缓冲器的输入端，所述与非门的非端分别耦合至所述两个D触发器的复位端，所述与非门的一个与端耦合至所述两个缓冲器中的第一个缓冲器的输出端，用于输出所述输出时钟信号，所述与非门的另一个与端耦合至第二个缓冲器的输出端。
6.根据权利要求1-5任一项所述的校准电路，其特征在于，所述延迟电路包括两个延迟子电路，每个延迟子电路包括：两个非门和可变电容；
其中，所述两个非门中的第一个非门的输入端用于接收所述第一时钟信号或者所述第二时钟信号，所述第一个非门的输出端与第二个非门的输入端耦合至所述可变电容的一个固定端，所述可变电容的另一个固定端耦合接地，所述可变电容的调节端用于跟随所述控制信号调节所述可变电容的电容值，以调节所述第一时钟信号的延迟或者所述第二时钟信号的延迟，所述第二个非门的输出端用于输出所述第一延迟信号或所述第二延迟信号。
7.根据权利要求1-6任一项所述的校准电路，其特征在于，所述占空比调节器包括：时间数字转换器和控制器；
所述时间数字转换器，用于检测所述输出时钟信号的占空比；
所述控制器，用于根据所述占空比生成控制信号，以对所述第一时钟信号的延迟和/或所述第二时钟信号的延迟进行调节。
8.一种电子设备，其特征在于，所述电子设备包括：射频装置和占空比校准电路；其中，所述占空比校准电路用于为所述射频装置提供载波信号，所述占空比校准电路如权利要求1-7任一项所述的占空比校准电路。
9.一种占空比校准方法，其特征在于，所述方法包括：
根据输入时钟信号产生第一时钟信号和第二时钟信号，所述第一时钟信号与所述第二时钟信号的高低电平相反；
延迟所述第一时钟信号得到第一延迟信号，以及延迟所述第二时钟信号得到第二延迟信号；
根据所述第一延迟信号的升/降沿和所述第二延迟信号的升/降沿产生输出时钟信号；
检测所述输出时钟信号的占空比，并根据所述占空比生成控制信号，以对所述第一时钟信号的延迟和/或所述第二时钟信号的延迟进行调节；
其中，所述延迟所述第一时钟信号得到第一延迟信号，以及延迟所述第二时钟信号得到第二延迟信号，包括：根据第一延迟量延迟所述第一时钟信号得到所述第一延迟信号，根据第二延迟量延迟所述第二时钟信号得到所述第二延迟信号，所述第一延迟量包括固定延迟量和第一调节延迟量，所述第二延迟量包括固定延迟量和第二调节延迟量；
所述控制信号具体用于调节所述第一调节延迟量和/或所述第二调节延迟量，以对所述第一时钟信号的延迟和/或所述第二时钟信号的延迟进行调节；
所述输出时钟信号与所述输入时钟信号之间的延迟差等于所述第一延迟量与所述第二延迟量之间的差值，所述第一调节延迟量和所述第二调节延迟量均等于对应的控制比特与最小调节单位的乘积。
10.根据权利要求9所述的方法，其特征在于，所述根据所述占空比生成控制信号，以对所述第一时钟信号的延迟和/或所述第二时钟信号的延迟进行调节，包括：
在检测到所述输出时钟信号的占空比不为50％时生成控制信号，以对所述第一时钟信号的延迟和/或所述第二时钟信号的延迟进行调节。
11.根据权利要求9或10所述的方法，其特征在于，所述根据所述第一延迟信号的升/降沿和所述第二延迟信号的升/降沿产生输出时钟信号，包括：
根据所述第一延迟信号的上升沿和所述第二延迟信号的上升沿产生所述输出时钟信号，所述输出时钟信号的脉宽等于所述第一延迟信号的上升沿与所述第二延迟信号的上升沿之间的宽度；或者，
根据所述第一延迟信号的下降沿和所述第二延迟信号的下降沿产生所述输出时钟信号，所述输出时钟信号的脉宽等于所述第一延迟信号的下升沿与所述第二延迟信号的下升沿之间的宽度。
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