CN114049907A - 时钟信号的占空比调整电路、芯片以及占空比调整方法 - Google Patents

Abstract

本发明提供一种时钟信号的占空比调整电路、芯片以及占空比调整方法，电路包括译码模块以及占空比调整模块，译码模块接收配置信号，基于配置信号生成控制信号；占空比调整模块连接译码模块，接收时钟信号，占空比调整模块基于控制信号对接收的时钟信号的上升沿或者下降沿延迟至少一个步进值，以产生调整后的时钟信号。本申请的占空比调整电路中，由于占空比调整电路的输入输出都是模拟信号，所以它的步进可以做的比较小，进而使得占空比调整电路的步进的线性度比较好；占空比调整电路的步进随工作电压，温度，以及工艺角变化很小，尤其是在较大尺寸工艺上想要实现高速时钟通路的占空比的调整，本申请的占空比调整电路是一个非常好的选择。

Description

时钟信号的占空比调整电路、芯片以及占空比调整方法

技术领域

本发明涉及时钟信号调整技术领域，尤其是涉及一种时钟信号的占空比调整电路、芯片以及占空比调整方法。

背景技术

在高速DRAM产品的设计中，为了满足芯片速度的问题，需要在时钟通路上放置delay line来进行输入时钟占空比的调整。随着DRAM产品接口的升级，输入时钟的速度越来越高，对于delay line的步进的线性度要求也越来越高，同时要求delay line的步进随PVT变化尽可能地小。

目前高速DRAM产品中一般都采用数字delay line来完成时钟占空比的调整。数字delay line的工作原理主要是通过在反相器后面添加电容负载，由此改变时钟信号上升沿和下降沿的斜率，从而影响到时钟信号的传输延迟。随着工作电压，温度以及工艺的变化，这种数字delay line的步进变化很大，而且线性度也比较差。尤其是在一些较大尺寸的工艺上，想要通过数字delay line的方式来进行training或者duty cycle的调整，难度就变得非常大。

发明内容

本发明提供一种时钟信号的占空比调整电路、芯片以及占空比调整方法，本申请的占空比调整电路的步进的线性度好，适用于大芯片。

为解决上述技术问题，本发明提供的第一个技术方案为：提供一种时钟信号的占空比调整电路，包括：译码模块，接收配置信号，并基于配置信号生成控制信号；占空比调整模块，连接译码模块，并接收时钟信号，其中，占空比调整模块基于控制信号对接收的时钟信号的上升沿或者下降沿延迟至少一个步进值，以产生调整后的时钟信号。

其中，时钟信号包括互补的第一时钟信号和第二时钟信号；控制信号包括第一控制信号组和第二控制信号组；占空比调整模块基于第一时钟信号而产生与第一时钟信号互补的第一调整时钟信号，并基于第一控制信号组对第一调整时钟信号的上升沿延迟至少一个步进值；且占空比调整模块基于第二时钟信号而产生与第二时钟信号互补的第二调整时钟信号，并基于第二控制信号组对第二调整时钟信号的上升沿延迟至少一个步进值；其中，输出的调整后的时钟信号由第一调整时钟信号和第二调整时钟信号而确定，且输出的调整后的时钟信号的上升沿由第一调整时钟信号的上升沿而确定，输出的调整后的时钟信号的下降沿由第二调整时钟信号的上升沿而确定。

其中，占空比调整模块包括：第一占空比调整单元，连接译码模块以接收第一控制信号组，并接收第一时钟信号，以基于第一时钟信号产生第一调整时钟信号，并基于第一控制信号组对第一调整时钟信号的上升沿延迟至少一个步进值；第二占空比调整单元，连接译码模块以接收第二控制信号组，并接收第二时钟信号，以基于第二时钟信号产生第二调整时钟信号，并基于第二控制信号组对第二调整时钟信号的上升沿延迟至少一个步进值。

其中，第一占空比调整单元，包括：第一开关组，包括M个第一开关，以分别接收第一控制信号组中的控制信号；第二开关组，包括M个第二开关和第三开关，其中，每个第二开关和第三开关分别接收第一时钟信号，且每个第一开关与一个对应的第二开关串联在一起组成一个调整支路；M个调整支路分别并联，并与第三开关并联；其中，第三开关和第二开关用于基于第一时钟信号产生与第一时钟信号互补的第一调整时钟信号；第一开关配合第二开关，以用于基于第一控制信号组对第一调整时钟信号的上升沿延迟至少一个步进值。

其中，第二占空比调整单元，包括：第三开关组，包括N个第四开关，以分别接收第二控制信号组中的控制信号；第四开关组，包括N个第五开关和第六开关，其中，每个第五开关和第六开关分别接收第二时钟信号，且每个第四开关与一个对应的第五开关串联在一起组成一个调整支路；N个调整支路分别并联，并与第六开关并联；其中，第五开关和第六开关用于基于第二时钟信号而产生与第二时钟信号互补的第二调整时钟信号；第四开关配合第五开关，以用于基于第二控制信号组对第二调整时钟信号的上升沿延迟至少一个步进值。

其中，第一开关的个数M与第四开关的个数N相等。

其中，第二开关、第三开关、第五开关和第六开关的规格相同。

其中，占空比调整模块还进一步包括：尾电流调整单元，连接第一占空比调整单元和第二占空比调整单元，以调整占空比调整电路的尾电流。

其中，尾电流调整单元包括：第五开关组，包括多个第七开关，其中，每个第七开关接收尾电流调整控制信号组中的控制信号；第六开关组，包括多个第八开关，其中，每个第八开关分别接收偏置电压，每个第七开关与一个对应的第八开关串联构成一条尾电流调整支路，多个尾电流调整支路分别并联，以基于尾电流调整控制信号组中的控制信号而确定开启的尾电流调整支路，从而调整占空比调整电路的尾电流。

为解决上述技术问题，本发明提供的第二个技术方案为：提供一种芯片，包括：上述任意一项的时钟信号的占空比调整电路。

为解决上述技术问题，本发明提供的第三个技术方案为：提供一种时钟信号的占空比调整方法，包括：接收配置信号，并基于配置信号生成控制信号；接收时钟信号，基于控制信号对接收的时钟信号的上升沿或者下降沿延迟至少一个步进值，以产生调整后的时钟信号。

其中，控制信号包括第一控制信号组和第二控制信号组；接收时钟信号，基于控制信号对接收的时钟信号的上升沿或者下降沿延迟至少一个步进值，以产生调整后的时钟信号的步骤，包括：接收第一时钟信号，基于第一时钟信号而产生与第一时钟信号互补的第一调整时钟信号，并基于第一控制信号组对第一调整时钟信号的上升沿延迟至少一个步进值；接收第二时钟信号，基于第二时钟信号而产生与第二时钟信号互补的第二调整时钟信号，并基于第二控制信号组对第二调整时钟信号的上升沿延迟至少一个步进值；其中，第一时钟信号与第二时钟信号互补，输出的调整后的时钟信号由第一调整时钟信号和第二调整时钟信号而确定，且输出的调整后的时钟信号的上升沿由第一调整时钟信号的上升沿而确定，输出的调整后的时钟信号的下降沿由第二调整时钟信号的上升沿而确定。

本发明的有益效果，区别于现有技术的情况，本发明的时钟信号的占空比调整电路包括译码模块以及占空比调整模块，其中，译码模块，接收配置信号，并基于配置信号生成控制信号；占空比调整模块，连接译码模块，并接收时钟信号，其中，占空比调整模块基于控制信号对接收的时钟信号的上升沿或者下降沿延迟至少一个步进值，以产生调整后的时钟信号。本申请的占空比调整电路中，由于占空比调整电路的输入输出都是模拟信号，所以它的步进可以做的比较小，进而使得占空比调整电路的步进的线性度比较好；占空比调整电路的步进随工作电压，温度，以及工艺角变化很小，尤其是在较大尺寸工艺上想要实现高速时钟通路的占空比的调整，本申请的占空比调整电路是一个非常好的选择。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：

图1为本发明时钟信号的占空比调整电路的第一实施例的功能模块示意图；

图2为本发明时钟信号的占空比调整电路的第二实施例的功能模块示意图；

图3为本发明时钟信号的占空比调整电路的第三实施例的功能模块示意图；

图4为占空比调整模块的一实施例的结构示意图；

图5为时钟信号的第一实施例的时序图；

图6为时钟信号的第二实施例的时序图；

图7为时钟信号的第三实施例的时序图；

图8为现有技术的数字型占空比调整电路的步进的线性度示意图；

图9为本申请的模拟占空比调整电路的步进的线性度示意图；

图10为本发明芯片的一实施例的结构示意图；

图11为本发明占空比调整方法的一实施例的流程示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参见图1，为本发明时钟信号的占空比调整电路的第一实施例的功能模块示意图，具体包括：译码模块11以及占空比调整模块12。

其中，译码模块11接收配置信号mrtrm<3:0>，并基于配置信号mrtrm<3:0>生成控制信号SEL。其中，配置信号mrtrm<3:0>是四比特的配置位，用来调整时钟延迟的大小，从而影响到时钟占空比的大小。

占空比调整模块12连接译码模块11，并接收时钟信号，其中，占空比调整模块12基于控制信号SEL对接收的时钟信号的上升沿或者下降沿延迟至少一个步进值，以产生调整后的时钟信号。

具体的，时钟信号包括互补的第一时钟信号inn和第二时钟信号inp；控制信号包括第一控制信号组和第二控制信号组。

占空比调整模块12基于第一时钟信号inn而产生与第一时钟信号inn互补的第一调整时钟信号inp_dca，并基于第一控制信号组对第一调整时钟信号inp_dca的上升沿延迟至少一个步进值。占空比调整模块基于第二时钟信号inp而产生与第二时钟信号inp互补的第二调整时钟信号inn_dca，并基于第二控制信号组对第二调整时钟信号inn_dca的上升沿延迟至少一个步进值。其中，输出的调整后的时钟信号由第一调整时钟信号inp_dca和第二调整时钟信号inn_dca而确定，且输出的调整后的时钟信号的上升沿由第一调整时钟信号inp_dca的上升沿而确定，输出的调整后的时钟信号的下降沿由第二调整时钟信号inn_dca的上升沿而确定。

具体如图2所示，占空比调整模块12包括第一占空比调整单元121以及第二占空比调整单元122。其中，第一占空比调整单元121连接译码模块11以接收第一控制信号组，并接收第一时钟信号inn，以基于第一时钟信号inn产生第一调整时钟信号inp_dca，并基于第一控制信号组对第一调整时钟信号inp_dca的上升沿延迟至少一个步进值。第二占空比调整单元122连接译码模块11以接收第二控制信号组，并接收第二时钟信号inp，以基于第二时钟信号inp产生第二调整时钟信号inn_dca，并基于第二控制信号组对第二调整时钟信号inn_dca的上升沿延迟至少一个步进值。

请参见图3，占空比调整模块12还进一步包括：尾电流调整单元123。尾电流调整单元123连接第一占空比调整单元121和第二占空比调整单元122，以调整占空比调整模块12的尾电流。具体的，尾电流调整单元123调节第一占空比调整单元121和第二占空比调整单元122的尾电流。

具体的，请结合图4，图4为图3所示的占空比调整电路的一具体实施例的结构示意图。其中，译码模块11接收配置信号mrtrm<3:0>，并基于配置信号mrtrm<3:0>生成第一控制信号组以及第二控制信号组。第一控制信号组包括控制信号sel1、sel2……seln；第二控制信号组包括控制信号sel1_n、sel2_n……seln_n。

配置信号mrtrm<3:0>是四比特的配置位，用来调整时钟延迟的大小，从而影响到时钟占空比的大小。在一具体实施例中，假设第一控制信号组包括控制信号sel1、sel2……sel7，第二控制信号组包括sel1_n、sel2_n……sel7_n。在mrtrm<3:0>为0000时，sel1、sel2……sel7均为低电平，不进行占空比的调整。在mrtrm<3:0>为0001时，仅sel1为高电平，其余均为低电平，此时，第一调整时钟信号inp_dca的上升沿延迟1个步进值，输出的调整后的时钟信号占空比减小一个步进值；在mrtrm<3:0>为0010时，仅sel1、sel2为高电平，其余均为低电平，此时，第一调整时钟信号inp_dca的上升沿延迟2个步进值，输出的调整后的时钟信号占空比减小两个步进值；在mrtrm<3:0>为0011时，sel1、sel2、sel3为高电平，其余均为低电平，此时，第一调整时钟信号inp_dca的上升沿延迟3个步进值，输出的调整后的时钟信号占空比减小三个步进值；在mrtrm<3:0>为0100时，sel1、sel2、sel3、sel4为高电平，其余均为低电平，此时，第一调整时钟信号inp_dca的上升沿延迟4个步进值，输出的调整后的时钟信号占空比减小四个步进值；在mrtrm<3:0>为0101时，sel1、sel2、sel3、sel4、sel5为高电平，其余均为低电平，此时，第一调整时钟信号inp_dca的上升沿延迟5个步进值，输出的调整后的时钟信号占空比减小五个步进值；在mrtrm<3:0>为0110时，sel1、sel2、sel3、sel4、sel5、sel6为高电平，其余均为低电平，此时，第一调整时钟信号inp_dca的上升沿延迟6个步进值，输出的调整后的时钟信号占空比减小六个步进值；在mrtrm<3:0>为0111时，sel1、sel2、sel3、sel4、sel5、sel6、sel7均为高电平，此时，第一调整时钟信号inp_dca的上升沿延迟7个步进值，输出的调整后的时钟信号占空比减小七个步进值。

在mrtrm<3:0>为1000时，sel1_n、sel2_n……sel7_n均为低电平，不进行占空比的调整。在mrtrm<3:0>为1001时，仅sel1_n为高电平，其余均为低电平，此时，第二调整时钟信号inn_dca的上升沿延迟1个步进值，输出的调整后的时钟信号占空比增加一个步进值；在mrtrm<3:0>为1010时，仅sel1_n、sel2_n为高电平，其余均为低电平，此时，第二调整时钟信号inn_dca的上升沿延迟2个步进值，输出的调整后的时钟信号占空比增加两个步进值；在mrtrm<3:0>为1011时，sel1_n、sel2_n、sel3_n为高电平，其余均为低电平，此时，第二调整时钟信号inn_dca的上升沿延迟3个步进值，输出的调整后的时钟信号占空比增加三个步进值；在mrtrm<3:0>为1100时，sel1_n、sel2_n、sel3_n、sel4_n为高电平，其余均为低电平，此时，第二调整时钟信号inn_dca的上升沿延迟4个步进值，输出的调整后的时钟信号占空比增加四个步进值；在mrtrm<3:0>为1101时，sel1_n、sel2_n、sel3_n、sel4_n、sel5_n为高电平，其余均为低电平，此时，第二调整时钟信号inn_dca的上升沿延迟5个步进值，输出的调整后的时钟信号占空比增加五个步进值；在mrtrm<3:0>为1110时，sel1_n、sel2_n、sel3_n、sel4_n、sel5_n、sel6_n为高电平，其余均为低电平，此时，第二调整时钟信号inn_dca的上升沿延迟6个步进值，输出的调整后的时钟信号占空比增加六个步进值；在mrtrm<3:0>为1111时，sel1_n、sel2_n、sel3_n、sel4_n、sel5_n、sel6_n、sel7_n均为高电平，此时，第二调整时钟信号inn_dca的上升沿延迟7个步进值，输出的调整后的时钟信号占空比增加七个步进值。

第一占空比调整单元121包括第一开关组，第一开关组包括M个第一开关，分别接收第一控制信号组中的控制信号sel1、sel2……seln。具体的，M个第一开关中每一个第一开关对应一个控制信号。如图4所示，第一开关组包括第一开关Q1、Q2……Qn。其中，控制信号sel1控制第一开关Q1的导通与关断；控制信号sel2控制第一开关Q2的导通与关断；控制信号seln控制第一开关Qn的导通与关断。

第一占空比调整单元121还包括第二开关组，第二开关组包括M个第二开关和第三开关M0。其中，每个第二开关和第三开关分别接收第一时钟信号inn，且每个第一开关与一个对应的第二开关串联在一起组成一个调整支路；M个调整支路分别并联，并与第三开关并联。如图4所示，M个第二开关分别为M1、M2……Mn，其中，第二开关M1、M2……Mn的控制端与第三开关M0的控制端均接收第一时钟信号inn。第一开关Q1与第二开关M1串联在一起组成一个调整支路，第一开关Q1与第二开关M1串联在一起组成一个调整支路，第一开关Q2与第二开关M2串联在一起组成一个调整支路，第一开关Qn与第二开关Mn串联在一起组成一个调整支路。且第一开关Q1与第二开关M1形成的调整支路、第一开关Q2与第二开关M2形成的调整支路……第一开关Qn与第二开关Mn形成的调整支路分别并联，且与第三开关M0也并联。

其中，第三开关M0和第二开关M1、M2……Mn用于基于第一时钟信号inn产生与第一时钟信号inn互补的第一调整时钟信号inp_dca，第一开关配合第二开关，以用于基于第一控制信号组对第一调整时钟信号inp_dca的上升沿延迟至少一个步进值。具体的，当第一控制信号组中的控制信号sel1控制第一开关Q1导通时，第一调整时钟信号inp_dca的上升沿延迟一个步进值；当第一控制信号组中的控制信号sel1控制第一开关Q1导通，且第一控制信号组中的控制信号sel2控制第一开关Q2导通时，第一调整时钟信号inp_dca的上升沿延迟两个步进值；当第一控制信号组中的控制信号sel1控制第一开关Q1导通，且第一控制信号组中的控制信号sel2控制第一开关Q2导通，且第一控制信号组中的控制信号seln控制第一开关Qn导通时，第一调整时钟信号inp_dca的上升沿延迟n个步进值。

第二占空比调整单元122包括：第三开关组，第三开关组包括N个第四开关，分别接收第二控制信号组中的控制信号sel1_n、sel2_n……seln_n。具体的，N个第四开关中每一第四开关对应一个控制信号。如图4所示，第三开关组包括第四开关Q1_n、Q2_n……Qn_n。其中，控制信号sel1_n控制第四开关Q1_n的导通与关断；控制信号sel2_n控制第四开关Q2_n的导通与关断；控制信号seln_n控制第四开关Qn_n的导通与关断。

第二占空比调整单元122还包括：第四开关组，第四开关组包括N个第五开关和第六开关M0_n。其中，每个第五开关和第六开关M0_n分别接收第二时钟信号inp，且每个第四开关与一个对应的第五开关串联在一起组成一个调整支路；N个调整支路分别并联，并与第六开关并联M0_n。如图4所示，N个第五开关分别为M1_n、M2_n……Mn_n，其中，第五开关M1_n、M2_n……Mn_n的控制端与第六开关M0_n的控制端均接收第二时钟信号inp。第四开关Q1_n与第五开关M1_n串联在一起组成一个调整支路，第四开关Q1_n与第五开关M1_n串联在一起组成一个调整支路，第四开关Q2_n与第五开关M2_n串联在一起组成一个调整支路，第四开关Qn_n与第五开关Mn_n串联在一起组成一个调整支路。且第四开关Q1_n与第五开关M1_n形成的调整支路、第四开关Q2_n与第五开关M2_n形成的调整支路……第四开关Qn_n与第五开关Mn_n形成的调整支路分别并联，且与第六开关M0_n也并联。

其中，第五开关M1_n、M2_n……Mn_n和第六开关M0_n用于基于第二时钟信号inp而产生与第二时钟信号互补的第二调整时钟信号inn_dca，第四开关配合第五开关，以用于基于第二控制信号组对第二调整时钟信号inn_dca的上升沿延迟至少一个步进值。具体的，当第二控制信号组中的控制信号sel1_n控制第四开关Q1_n导通时，第二调整时钟信号inn_dca的上升沿延迟一个步进值；当第二控制信号组中的控制信号sel1_n控制第四开关Q1_n导通，且第二控制信号组中的控制信号sel2_n控制第四开关Q2_n导通时，第二调整时钟信号inn_dca的上升沿延迟两个步进值；当第二控制信号组中的控制信号sel1_n控制第四开关Q1_n导通，且第二控制信号组中的控制信号sel2_n控制第四开关Q2_n导通，且第二控制信号组中的控制信号seln_n控制第四开关Qn_n导通时，第二调整时钟信号inn_dca的上升沿延迟n个步进值。

在一具体实施例中，第一开关的个数M与第四开关的个数N相等。并且，在一实施例中，第二开关、第三开关、第五开关和第六开关的规格相同。

请继续参见图4，尾电流调整单元123包括：第五开关组以及第六开关组。

第五开关组包括多个第七开关T0、T1、T2。其中，每个第七开关T0、T1、T2接收尾电流调整控制信号组中的控制信号。如图4所示，第七开关T0接收尾电流调整控制信号组中的控制信号trm<0>，第七开关T1接收尾电流调整控制信号组中的控制信号trm<1>，第七开关T2接收尾电流调整控制信号组中的控制信号trm<2>。

第六开关组包括多个第八开关T，其中，每个第八开关T分别接收偏置电压Vbias，每个第七开关与一个对应的第八开关串联构成一条尾电流调整支路，多个尾电流调整支路分别并联，以基于尾电流调整控制信号组中的控制信号而确定开启的尾电流调整支路，从而调整占空比调整电路的尾电流。

请结合图5，图5为占空比调整电路的第一实施例的时序图。具体的，当配置信号mrtrm<3:0>为0000或者1000时，第一控制信号组中的控制信号sel1、sel2……seln均为低电平，第二控制信号组中的控制信号sel1_n、sel2_n……seln_n也为低电平；此时，仅第三开关M0作用于第一时钟信号inn，并生成第一调整时钟信号inp_dca；第六开关M0_n作用于第二时钟信号inp，并生成第二调整时钟信号inn_dca。此时第一调整时钟信号inp_dca与第二调整时钟信号inn_dca的延迟时间相同。具体的，此时输出的调整后的时钟信号CLOCK1的上升沿和下降沿传递延迟相同，时钟占空比没有发生改变，与输入的时钟信号的占空比相同。

请参见图6，图6为占空比调整电路的第二实施例的时序图。具体的，当配置信号mrtrm<3:0>为0001时，第一控制信号组中的控制信号sel1为高电平，第一开关Q1导通，电流值增加，进而导致第一占空比调整单元121输出的低电平降低，从而导致输出的第一调整时钟信号inp_dca的上升沿延迟时间增加一个步进值，也即意味着输入的时钟信号的占空比减小了一个步进值。具体的，原始的输入时钟信号的高电平持续时间为A1，调整后的时钟信号的高电平持续时间为A2，相对于原始时钟信号，高电平持续时间减少了一个步进值，从而使得输出的调整后的时钟信号CLOCK2的占空比减小一个步进值。

可以理解的，当mrtrm<3:0>为0010时，第一控制信号组中的控制信号sel2为高电平，第一开关Q2导通，从而导致输出的第一调整时钟信号inp_dca的上升沿延迟时间增加两个步进值，也即意味着输入的时钟信号的占空比减小了两个步进值。从而使得输出的调整后的时钟信号CLOCK2的占空比减小两个步进值。依此类推，第一开关导通的数量越多，第一调整时钟信号inp_dca的上升沿延迟时间越来越大，输出的调整后的时钟信号CLOCK2的占空比越来越小。

请参见图7，图7为占空比调整电路的第三实施例的时序图。具体的，当配置信号mrtrm<3:0>为1001时，第一控制信号组中的控制信号sel1_n为高电平，第四开关Q1_n导通，电流值增加，进而导致第二占空比调整单元122输出的低电平降低，从而导致输出的第二调整时钟信号inn_dca的上升沿延迟时间增加一个步进值，也即意味着输入的时钟信号的占空比增加了一个步进值。具体的，原始的输入时钟信号的高电平持续时间为A1，调整后的时钟信号的高电平持续时间为A3，相对于原始时钟信号，高电平持续时间增加了一个步进值，从而使得输出的调整后的时钟信号CLOCK3的占空比增加一个步进值。

可以理解的，当mrtrm<3:0>为1010时，第二控制信号组中的控制信号sel2_n为高电平，第四开关Q2_n导通，从而导致输出的第二调整时钟信号inn_dca的上升沿延迟时间增加两个步进值，也即意味着输入的时钟信号的占空比增加了两个步进值。从而使得输出的调整后的时钟信号CLOCK3的占空比增加两个步进值。依此类推，第四开关导通的数量越多，第二调整时钟信号inn_dca的上升沿延迟时间越来越大，输出的调整后的时钟信号CLOCK3的占空比越来越大。

本申请的占空比调整电路中，由于占空比调整电路的输入输出都是模拟信号，所以它的步进可以做的比较小，进而使得占空比调整电路的步进的线性度比较好；占空比调整电路的步进随工作电压，温度，以及工艺角变化很小，尤其是在较大尺寸工艺上想要实现高速时钟通路的占空比的调整，本申请的占空比调整电路是一个非常好的选择。

具体参见图8以及图9，图8为现有技术的数字型占空比调整电路的步进的线性度示意图，图9为本申请的模拟占空比调整电路的步进的线性度示意图。明显的，图中所示，本申请的占空比调整电路的线性度要远优于现有技术的占空比调整电路的步进的线性度。

请参见图10，为本申请芯片的一实施例的结构示意图，具体的，本申请所示的芯片100包括占空比调整电路110。占空比调整电路110为上述图1至图4任一实施例的占空比调整电路。

本申请的占空比调整电路中，由于占空比调整电路的输入输出都是模拟信号，所以它的步进可以做的比较小，进而使得占空比调整电路的步进的线性度比较好；占空比调整电路的步进随工作电压，温度，以及工艺角变化很小，尤其是在较大尺寸工艺上想要实现高速时钟通路的占空比的调整，本申请的占空比调整电路是一个非常好的选择。

请参见图11，为本申请占空比调整方法的一实施例的流程示意图，具体包括：

步骤S11：接收配置信号，并基于配置信号生成控制信号。

具体的，本申请中，配置信号是四比特的配置位，用来调整时钟延迟的大小，从而影响到时钟占空比的大小。

在一实施例中，可以利用译码模块基于配置信号生成控制信号。

步骤S12：接收时钟信号，基于控制信号对接收的时钟信号的上升沿或者下降沿延迟至少一个步进值，以产生调整后的时钟信号。

在一实施例中，时钟信号包括互补的第一时钟信号inn和第二时钟信号inp；控制信号包括第一控制信号组和第二控制信号组。接收第一时钟信号，基于第一时钟信号而产生与第一时钟信号互补的第一调整时钟信号，并基于第一控制信号组对第一调整时钟信号的上升沿延迟至少一个步进值。接收第二时钟信号，基于第二时钟信号而产生与第二时钟信号互补的第二调整时钟信号，并基于第二控制信号组对第二调整时钟信号的上升沿延迟至少一个步进值。其中，第一时钟信号与第二时钟信号互补，输出的调整后的时钟信号由第一调整时钟信号和第二调整时钟信号而确定，且输出的调整后的时钟信号的上升沿由第一调整时钟信号的上升沿而确定，输出的调整后的时钟信号的下降沿由第二调整时钟信号的上升沿而确定。

在一具体实施例中，可以基于上述图1至图4所示的占空比调整模块12基于第一时钟信号inn而产生与第一时钟信号inn互补的第一调整时钟信号inp_dca，并基于第一控制信号组对第一调整时钟信号inp_dca的上升沿延迟至少一个步进值。占空比调整模块基于第二时钟信号inp而产生与第二时钟信号inp互补的第二调整时钟信号inn_dca，并基于第二控制信号组对第二调整时钟信号inn_dca的上升沿延迟至少一个步进值。

以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (12)

1.一种时钟信号的占空比调整电路，其特征在于，包括：

译码模块，接收配置信号，并基于所述配置信号生成控制信号；

占空比调整模块，连接所述译码模块，并接收时钟信号，其中，所述占空比调整模块基于所述控制信号对接收的所述时钟信号的上升沿或者下降沿延迟至少一个步进值，以产生调整后的时钟信号。

2.根据权利要求1所述的占空比调整电路，其特征在于，所述时钟信号包括互补的第一时钟信号和第二时钟信号；

所述控制信号包括第一控制信号组和第二控制信号组；

所述占空比调整模块基于所述第一时钟信号而产生与所述第一时钟信号互补的第一调整时钟信号，并基于所述第一控制信号组对所述第一调整时钟信号的上升沿延迟至少一个步进值；

且所述占空比调整模块基于所述第二时钟信号而产生与所述第二时钟信号互补的第二调整时钟信号，并基于所述第二控制信号组对所述第二调整时钟信号的上升沿延迟至少一个步进值；

其中，输出的所述调整后的时钟信号由所述第一调整时钟信号和所述第二调整时钟信号而确定，且输出的所述调整后的时钟信号的上升沿由所述第一调整时钟信号的上升沿而确定，输出的所述调整后的时钟信号的下降沿由所述第二调整时钟信号的上升沿而确定。

3.根据权利要求2所述的占空比调整电路，其特征在于，所述占空比调整模块包括：

第一占空比调整单元，连接所述译码模块以接收所述第一控制信号组，并接收所述第一时钟信号，以基于所述第一时钟信号产生所述第一调整时钟信号，并基于所述第一控制信号组对所述第一调整时钟信号的上升沿延迟至少一个步进值；

第二占空比调整单元，连接所述译码模块以接收所述第二控制信号组，并接收所述第二时钟信号，以基于所述第二时钟信号产生所述第二调整时钟信号，并基于所述第二控制信号组对所述第二调整时钟信号的上升沿延迟至少一个步进值。

4.根据权利要求3所述的占空比调整电路，其特征在于，

所述第一占空比调整单元，包括：

第一开关组，包括M个第一开关，以分别接收所述第一控制信号组中的控制信号；

第二开关组，包括M个第二开关和第三开关，其中，每个所述第二开关和所述第三开关分别接收所述第一时钟信号，且每个所述第一开关与一个对应的第二开关串联在一起组成一个调整支路；M个所述调整支路分别并联，并与所述第三开关并联；

其中，所述第三开关和所述第二开关用于基于所述第一时钟信号产生与所述第一时钟信号互补的所述第一调整时钟信号；所述第一开关配合所述第二开关，以用于基于所述第一控制信号组对所述第一调整时钟信号的上升沿延迟至少一个步进值。

5.根据权利要求4所述的占空比调整电路，其特征在于，

所述第二占空比调整单元，包括：

第三开关组，包括N个第四开关，以分别接收所述第二控制信号组中的控制信号；

第四开关组，包括N个第五开关和第六开关，其中，每个所述第五开关和所述第六开关分别接收所述第二时钟信号，且每个所述第四开关与一个对应的所述第五开关串联在一起组成一个调整支路；N个所述调整支路分别并联，并与所述第六开关并联；

其中，所述第五开关和所述第六开关用于基于所述第二时钟信号而产生与所述第二时钟信号互补的第二调整时钟信号；所述第四开关配合所述第五开关，以用于基于所述第二控制信号组对所述第二调整时钟信号的上升沿延迟至少一个步进值。

6.根据权利要求5所述的占空比调整电路，其特征在于，所述第一开关的个数M与所述第四开关的个数N相等。

7.根据权利要求5所述的占空比调整电路，其特征在于，所述第二开关、所述第三开关、所述第五开关和所述第六开关的规格相同。

8.根据权利要求3所述的占空比调整电路，其特征在于，所述占空比调整模块还进一步包括：

尾电流调整单元，连接所述第一占空比调整单元和所述第二占空比调整单元，以调整所述占空比调整电路的尾电流。

9.根据权利要求8所述的占空比调整电路，其特征在于，所述尾电流调整单元包括：

第五开关组，包括多个第七开关，其中，每个所述第七开关接收尾电流调整控制信号组中的控制信号；

第六开关组，包括多个第八开关，其中，每个第八开关分别接收偏置电压，每个所述第七开关与一个对应的所述第八开关串联构成一条尾电流调整支路，多个所述尾电流调整支路分别并联，以基于所述尾电流调整控制信号组中的控制信号而确定开启的尾电流调整支路，从而调整所述占空比调整电路的尾电流。

10.一种芯片，其特征在于，包括：如权利要求1-9任意一项所述的时钟信号的占空比调整电路。

11.一种时钟信号的占空比调整方法，其特征在于，包括：

接收配置信号，并基于所述配置信号生成控制信号；

接收时钟信号，基于所述控制信号对接收的所述时钟信号的上升沿或者下降沿延迟至少一个步进值，以产生调整后的时钟信号。

12.根据权利要求11所述的占空比调整方法，其特征在于，所述控制信号包括第一控制信号组和第二控制信号组；

所述接收时钟信号，基于所述控制信号对接收的所述时钟信号的上升沿或者下降沿延迟至少一个步进值，以产生调整后的时钟信号的步骤，包括：

接收第一时钟信号，基于所述第一时钟信号而产生与所述第一时钟信号互补的第一调整时钟信号，并基于所述第一控制信号组对所述第一调整时钟信号的上升沿延迟至少一个步进值；

接收第二时钟信号，基于所述第二时钟信号而产生与所述第二时钟信号互补的第二调整时钟信号，并基于所述第二控制信号组对所述第二调整时钟信号的上升沿延迟至少一个步进值；

其中，所述第一时钟信号与所述第二时钟信号互补，输出的所述调整后的时钟信号由所述第一调整时钟信号和所述第二调整时钟信号而确定，且输出的所述调整后的时钟信号的上升沿由所述第一调整时钟信号的上升沿而确定，输出的所述调整后的时钟信号的下降沿由所述第二调整时钟信号的上升沿而确定。

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