CN111435602B - 与时钟信号同步的信号生成电路及使用其的半导体装置 - Google Patents

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Abstract

本申请公开了一种与时钟信号同步的信号生成电路及使用其的半导体装置。信号生成电路通过同步于第一分频时钟信号将第一输入信号延迟来生成第一同步信号，并且通过同步于第二分频时钟信号将第二输入信号延迟来生成第二同步信号。信号生成电路基于导通控制信号和截止控制信号来调整第一同步信号和第二同步信号的脉冲宽度。信号生成电路包括重定时电路，该重定时电路被配置为通过基于第一分频时钟信号和第二分频时钟信号而对从第一同步信号和第二同步信号生成的初步输出信号进行重定时来生成输出信号。

Description

与时钟信号同步的信号生成电路及使用其的半导体装置
相关申请的交叉引用
本申请要求于2019年1月15日向韩国知识产权局提交的申请号为10-2019-0005213的韩国申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体上涉及集成电路技术，并且更具体地，涉及与时钟信号同步操作的半导体装置。
背景技术
电子设备包括许多电子组件。例如，计算机系统可以包括许多配置有半导体的半导体装置。构成计算机系统的半导体装置可以通过发送和接收时钟信号与数据来彼此通信。半导体装置可以与时钟信号同步地操作。半导体装置可以基于由外部装置发送的信号而在内部生成各种信号。各种信号可以由半导体装置的内部电路延迟并生成。延迟可以包括同步延迟和异步延迟。例如，诸如动态随机存取存储器(DRAM)之类的存储装置可以使用关于数据和与该数据有关的时钟信号的同步延迟来生成内部信号，并且可以使用关于除了数据外的控制信号(诸如命令信号和地址信号)的异步延迟来生成内部信号。然而，当输出数据时，半导体装置需要再次执行使利用异步延迟生成的内部信号与时钟信号同步的操作。这样的操作可以被称为“跨域(domain crossing)”。随着计算机系统或半导体系统的操作速度增大，时钟信号的频率继续增大。为了确保内部处理信号所需的裕度，半导体装置通过对具有高频的时钟信号进行分频来生成并使用具有低频的分频时钟信号。当使用分频时钟信号执行跨域操作时，需要一种能够生成具有给定延迟量和脉冲宽度的信号的电路。
发明内容
在一个实施例中，信号生成电路可以包括时钟分频电路、第一同步信号生成电路、第二同步信号生成电路和重定时电路。时钟分频电路可以被配置为通过对时钟信号进行分频来生成第一分频时钟信号和第二分频时钟信号。第一同步信号生成电路可以被配置为通过同步于第一分频时钟信号将第一输入信号延迟来生成第一同步信号，并且基于导通控制信号和截止控制信号来调整第一同步信号的脉冲宽度。第二同步信号生成电路可以被配置为通过同步于第二分频时钟信号将第二输入信号延迟来生成第二同步信号，并且基于导通控制信号和截止控制信号来调整第二同步信号的脉冲宽度。重定时电路可以被配置为通过基于第一分频时钟信号和第二分频时钟信号而对初步输出信号进行重定时来生成输出信号，其中，从第一同步信号和第二同步信号中的至少一个生成初步输出信号。
在一个实施例中，信号生成电路可以包括时钟分频器、导通脉冲(on-pulse)生成电路、截止脉冲(off-pulse)生成电路、脉冲加法电路以及重定时电路。时钟分频器可以被配置为通过对时钟信号进行分频来生成第一分频时钟信号和第二分频时钟信号。导通脉冲生成电路可以被配置为通过基于第一分频时钟信号和导通控制信号而延迟第一输入信号来生成偶数导通脉冲信号，以及通过基于第二分频时钟信号和导通控制信号而延迟第二输入信号来生成奇数导通脉冲信号。截止脉冲生成电路可以被配置为通过基于第一分频时钟信号和截止控制信号而延迟偶数导通脉冲信号和奇数导通脉冲信号中的一个来生成多个偶数截止脉冲信号，以及通过基于第二分频时钟信号和截止控制信号而延迟偶数导通脉冲信号和奇数导通脉冲信号中的一个来生成多个奇数截止脉冲信号。脉冲加法电路可以被配置为通过将偶数导通脉冲信号和奇数导通脉冲信号中的一个与多个偶数截止脉冲信号进行组合来生成第一同步信号，以及可以通过将偶数导通脉冲信号和奇数导通脉冲信号中的一个与多个奇数截止脉冲信号进行组合来生成第二同步信号。重定时电路可以被配置为通过基于第一分频时钟信号和第二分频时钟信号而对从第一同步信号和第二同步信号之一生成的初步输出信号进行重定时来生成输出信号。
附图说明
图1是示出根据各种实施例的信号生成电路的配置的示图。
图2是示出图1所示的第一同步信号生成电路和第二同步信号生成电路的配置的示图。
图3是示出根据各种实施例的第一导通定时(on-timing)控制电路的配置的示图。
图4是示出根据各种实施例的第一截止定时(off-timing)控制电路的配置的示图。
图5是示出根据各种实施例的脉冲宽度控制电路的配置的示图。
图6A和6B是示出根据各种实施例的重定时电路的配置和操作的示图。
图7A和7B是示出根据各种实施例的重定时电路的配置和操作的示图。
图8是示出根据各种实施例的重定时电路的配置的示图。
图9是示出根据各种实施例的重定时电路的配置的示图。
图10是示出根据各种实施例的重定时电路的配置的示图。
图11是示出图10中所示的可编程重定时模块的配置的示图。
图12是示出响应于模式信号和旁路信号而设定的可编程重定时模块组的重定时等待时间(retiming latency)的图表。
图13是示出根据各种实施例的脉冲宽度控制电路中的至少一些脉冲宽度控制电路的配置的示图。
图14是示出根据各种实施例的信号生成电路的配置的示图。
图15是示出根据各种实施例的半导体装置的配置的示图。
图16是示出根据各种实施例的脉冲宽度控制电路的配置的示图。
图17是示出根据各种实施例的跨域电路的配置的示图。
具体实施方式
在下文中，参考附图通过各种实施例来描述信号生成电路和半导体装置。
图1是示出根据各种实施例的信号生成电路100的配置的示图。在图1中，信号生成电路100可以接收第一输入信号INA和第二输入信号INB并生成输出信号OUT。信号生成电路100可以通过同步于第一分频时钟信号QCLK延迟第一输入信号INA并且同步于第二分频时钟信号QBCLK延迟第二输入信号INB来生成输出信号OUT。第一分频时钟信号QCLK可以具有与第二分频时钟信号QBCLK的相位不同的相位。例如，第一分频时钟信号QCLK和第二分频时钟信号QBCLK可以具有180度的相位差。信号生成电路100可以基于导通控制信号ON和截止控制信号OFF来调整第一输入信号INA和第二输入信号INB中的每个的延迟量，并且可以调整输出信号OUT的脉冲宽度。
信号生成电路100可以包括时钟分频电路101。时钟分频电路101可以通过对时钟信号CLK的频率进行分频来生成第一分频时钟信号QCLK和第二分频时钟信号QBCLK。例如，时钟分频电路101可以通过将时钟信号CLK的频率分频为两个来生成第一分频时钟信号QCLK和第二分频时钟信号QBCLK。第一分频时钟信号QCLK和第二分频时钟信号QBCLK可以具有180度的相位差。例如，第一分频时钟信号QCLK可以具有与时钟信号CLK的奇数编号的下降沿同步的相位。第二分频时钟信号QBCLK可以具有与时钟信号CLK的偶数编号的下降沿同步的相位。可以从与时钟信号CLK的奇数编号的上升沿同步接收的信号中生成第一输入信号INA。可以从与时钟信号CLK的偶数编号的上升沿同步接收的信号中生成第二输入信号INB。随着半导体装置和系统的操作速度的增大，时钟信号CLK可以具有更高的频率。当时钟信号CLK的频率增大时，由于缩短了周期并且减小了振幅，所以用于采样或保持信号的时间裕度可能不足。因此，通过从时钟信号CLK生成第一分频时钟信号QCLK和第二分频时钟信号QBCLK以及使用第一分频时钟信号QCLK和第二分频时钟信号QBCLK生成输出信号OUT，信号生成电路100可以充分确保用于从第一输入信号INA和第二输入信号INB生成输出信号OUT的时间裕度。
信号生成电路100可以包括第一同步信号生成电路110、第二同步信号生成电路120和重定时电路130。第一同步信号生成电路110可以接收第一输入信号INA、第一分频时钟信号QCLK、导通控制信号ON和截止控制信号OFF，并且可以生成第一同步信号SPS1。第一同步信号生成电路110可以通过同步于第一分频时钟信号QCLK延迟第一输入信号INA来生成第一同步信号SPS1，并且可以基于导通控制信号ON和截止控制信号OFF来调整第一同步信号SPS1的脉冲宽度。
第一同步信号生成电路110可以通过将第一输入信号INA延迟第一分频时钟信号QCLK的n个周期来生成偶数导通脉冲信号ONA(参考图2)。在一个实施例中，n表示自然数。第一同步信号生成电路110可以基于偶数导通脉冲信号ONA来确定第一同步信号SPS1的使能定时(timing)。n可以基于导通控制信号ON来确定。n可以是与导通控制信号ON的信息相对应的值。第一同步信号生成电路110可以通过将偶数导通脉冲信号ONA延迟第一分频时钟信号的m个周期来生成偶数截止脉冲信号OFFA(参考图2)。在一个实施例中，m表示自然数。第一同步信号生成电路110可以基于偶数截止脉冲信号OFFA来确定第一同步信号SPS1的禁止定时。m可以基于截止控制信号OFF来确定。m可以是与截止控制信号OFF的信息相对应的值。
第二同步信号生成电路120可以接收第二输入信号INB、第二分频时钟信号QBCLK、导通控制信号ON和截止控制信号OFF，并且可以生成第二同步信号SPS2。第二同步信号生成电路120可以通过同步于第二分频时钟信号QBCLK延迟第二输入信号INB来生成第二同步信号SPS2，并且可以基于导通控制信号ON和截止控制信号OFF来调整第二同步信号SPS2的脉冲宽度。
第二同步信号生成电路120可以通过将第二输入信号INB延迟第二分频时钟信号QBCLK的n个周期来生成奇数导通脉冲信号ONB(参考图2)。第二同步信号生成电路120可以基于奇数导通脉冲信号ONB来确定第二同步信号SPS2的使能定时。第二同步信号生成电路120可以通过将奇数导通脉冲信号ONB延迟第二分频时钟信号QBCLK的m个周期来生成奇数截止脉冲信号OFFB(参考图2)。第二同步信号生成电路120可以基于奇数截止脉冲信号OFFB来确定第二同步信号SPS2的禁止定时。
重定时电路130可以接收从第一同步信号SPS1和第二同步信号SPS2中的一个生成的初步输出信号OUTP。信号生成电路100还可以包括门控电路140，该门控电路140用于接收第一同步信号SPS1和第二同步信号SPS2并生成初步输出信号OUTP。门控电路140可以输出第一同步信号SPS1或第二同步信号SPS2作为初步输出信号OUTP。例如，门控电路140可以包括或门。重定时电路130可以接收第一分频时钟信号QCLK和第二分频时钟信号QBCLK。重定时电路130可以通过基于第一分频时钟信号QCLK和第二分频时钟信号QBCLK来对初步输出信号OUTP进行重定时而生成输出信号OUT。重定时电路130可以通过同步于第一分频时钟信号QCLK和第二分频时钟信号QBCLK中的每个延迟初步输出信号OUTP并将被延迟的信号组合来生成输出信号OUT。
信号生成电路100使用具有两个不同相位的时钟信号。因此，重定时电路130不能仅使用第一分频时钟信号QCLK和第二分频时钟信号QBCLK中的任何一个来执行重定时操作。例如，如果重定时电路130基于第二分频时钟信号QBCLK对从第一同步信号SPS1生成的初步输出信号OUTP进行重定时，或者基于第一分频时钟信号QCLK对从第二同步信号SPS2生成的初步输出信号OUTP进行重定时，难以保证输出信号OUT的给定脉冲宽度。因为重定时电路130使用第一分频时钟信号QCLK和第二分频时钟信号QBCLK两者来对初步输出信号OUTP执行重定时操作，而不管初步输出信号OUTP从第一同步信号SPS1和第二同步信号SPS2的哪一个中生成，所以它能够生成具有给定范围的脉冲宽度的输出信号OUT。
信号生成电路100还可以包括脉冲宽度控制电路150。脉冲宽度控制电路150可以基于包括信号生成电路100的半导体装置的操作信息和重定时电路130的操作信息来生成导通控制信号ON和截止控制信号OFF。半导体装置的操作信息可以包括用于确定输出信号OUT的使能定时和禁止定时以及确定输出信号OUT的脉冲宽度的信息。半导体装置的操作信息可以包括操作等待时间LAT和操作区段信息BL。例如，操作等待时间LAT可以是时间信息，诸如列地址选通(CAS)等待时间或读取等待时间。操作区段信息BL可以是时间信息，诸如突发长度。例如，在输入第一输入信号INA和第二输入信号INB之后，信号生成电路100可以在与操作等待时间LAT相对应的时钟信号的周期之后使能输出信号OUT，而在与操作区段信息BL相对应的时钟信号的周期之后禁止输出信号OUT。
重定时电路130的操作信息可以是重定时等待时间。重定时电路的操作信息或重定时等待时间可以对应于在重定时电路130基于第一分频时钟信号QCLK和第二分频时钟信号QBCLK而重定时初步输出信号OUTP时产生的等待时间。重定时等待时间可以包括导通偏移(on-offset)信号OSE和截止偏移(off-offset)信号OSD。脉冲宽度控制电路150可以基于操作等待时间LAT和导通偏移信号OSE来生成用于确定输出信号OUT的使能定时的导通控制信号ON。脉冲宽度控制电路150可以基于操作区段信息BL和截止偏移信号OSD来生成用于确定输出信号OUT的禁止定时的截止控制信号OFF。
图2是示出图1所示的第一同步信号生成电路110和第二同步信号生成电路120的配置的示图。在图2中，第一同步信号生成电路110可以包括第一导通定时控制电路211、第一截止定时控制电路212和第一脉冲加法器213。第一导通定时控制电路211可以接收第一输入信号INA、第一分频时钟信号QCLK和导通控制信号ON，并生成偶数导通脉冲信号ONA。第一导通定时控制电路211可以通过同步于第一分频时钟信号QCLK将第一输入信号INA延迟与导通控制信号ON相对应的时间来生成偶数导通脉冲信号ONA。第一导通定时控制电路211可以通过将第一输入信号INA延迟第一分频时钟信号QCLK的n个周期来生成偶数导通脉冲信号ONA。n可以是2或更大的整数，并且可以基于导通控制信号ON来确定。
第一截止定时控制电路212可以接收偶数导通脉冲信号ONA、第一分频时钟信号QCLK和截止控制信号OFF。第一截止定时控制电路212可以通过同步于第一分频时钟信号QCLK将偶数导通脉冲信号ONA延迟与截止控制信号OFF相对应的时间来生成偶数截止脉冲信号OFFA。第一截止定时控制电路212可以通过将偶数导通脉冲信号ONA延迟第一分频时钟信号QCLK的m个周期来生成偶数截止脉冲信号OFFA。m可以基于截止控制信号OFF来确定。
第一脉冲加法器213可以接收偶数导通脉冲信号ONA和偶数截止脉冲信号OFFA，并输出第一同步信号SPS1。第一脉冲加法器213可以基于偶数导通脉冲信号ONA来使能第一同步信号SPS1，并且可以基于偶数截止脉冲信号OFFA来禁止第一同步信号SPS1。在一个实施例中，第一脉冲加法器213可以通过将偶数导通脉冲信号ONA和m个偶数截止脉冲信号OFFA相加来生成第一同步信号SPS1。
第二同步信号生成电路120可以包括第二导通定时控制电路221、第二截止定时控制电路222和第二脉冲加法器223。第二导通定时控制电路221可以接收第二输入信号INB、第二分频时钟信号QBCLK和导通控制信号ON，并且可以生成奇数导通脉冲信号ONB。第二导通定时控制电路221可以通过同步于第二分频时钟信号QBCLK将第二输入信号INB延迟与导通控制信号ON相对应的时间来生成奇数导通脉冲信号ONB。第二导通定时控制电路221可以通过将第二输入信号INB延迟第二分频时钟信号QBCLK的n个周期来生成奇数导通脉冲信号ONB。
第二截止定时控制电路222可以接收奇数导通脉冲信号ONB、第二分频时钟信号QBCLK和截止控制信号OFF。第二截止定时控制电路222可以通过同步于第二分频时钟信号QBCLK将奇数导通脉冲信号ONB延迟与截止控制信号OFF相对应的时间来生成奇数截止脉冲信号OFFB。第二截止定时控制电路222可以通过将奇数导通脉冲信号ONB延迟第二分频时钟信号QBCLK的m个周期来生成奇数截止脉冲信号OFFB。m可以基于截止控制信号OFF来确定。
第二脉冲加法器223可以接收奇数导通脉冲信号ONB和奇数截止脉冲信号OFFB，并输出第二同步信号SPS2。第二脉冲加法器223可以基于奇数导通脉冲信号ONB来使能第二同步信号SPS2，并且可以基于奇数截止脉冲信号OFFB来禁止第二同步信号SPS2。在一个实施例中，第二脉冲加法器223可以通过将奇数导通脉冲信号ONB和m个奇数截止脉冲信号OFFB相加来生成第二同步信号SPS2。
图3是示出根据各种实施例的第一导通定时控制电路300的配置的示图。第一导通定时控制电路300可以用作图2所示的第一导通定时控制电路211。在图3中，第一导通定时控制电路300可以包括多个触发器(FF)301、302、…和30k以及多路复用器310。多个FF可以以链结构串联电耦接。第一FF 301可以接收第一输入信号INA和第一分频时钟信号QCLK，并且可以通过使第一输入信号INA与第一分频时钟信号QCLK同步来输出第一延迟输入信号INAD1。第二FF 302可以接收第一延迟输入信号INAD1和第一分频时钟信号QCLK，并且可以通过使第一延迟输入信号INAD1与第一分频时钟信号QCLK同步来输出第二延迟输入信号INAD2。第二延迟输入信号INAD2可以被输入到电耦接到第二FF 302的下一级的FF。第k FF30k可以接收由前一级的FF输出的延迟输入信号，并且可以通过使延迟输入信号与第一分频时钟信号QCLK同步来输出第k延迟输入信号INADk。k可以是大于n的给定整数。多路复用器310可以接收分别由多个FF 301、302、……和30k输出的信号以及导通控制信号ON。多路复用器310可以基于导通控制信号ON将由多个FF输出的第一至第k延迟输入信号INAD1、INAD2、……和INDk中的一个作为偶数导通脉冲信号ONA输出。如图3所示，如果第一导通定时控制电路300配置有多个FF，则第一至第k延迟输入信号INAD1、INAD2、……和INADk中的每个可以具有与第一分频时钟信号QCLK的一个周期相对应的相位差。除了输入信号和输出信号之外，图2所示的第二导通定时控制电路221可以具有与第一导通定时控制电路300相同的结构。
图4是示出根据各种实施例的第一截止定时控制电路410和图2所示的第一脉冲加法器213之间的耦接关系的示图。第一截止定时控制电路410可以用作图2所示的第一截止定时控制电路212。第一截止定时控制电路410可以包括多个锁存电路(LAT)401、402、……和40I。多个LAT可以以链结构串联电耦接。多个LAT可以共同接收第一分频时钟信号QCLK。多个LAT中的奇数编号LAT可以与第一分频时钟信号QCLK同步地操作。多个LAT中的偶数编号LAT可以与第一分频时钟信号QCLK的反相信号同步地操作。第一LAT 401可以接收偶数导通脉冲信号ONA，并且可以通过使偶数导通脉冲信号ONA与第一分频时钟信号QCLK同步来输出第一偶数截止脉冲信号OFFA1。第二LAT 402可以接收第一偶数截止脉冲信号OFFA1，并且可以通过使第一偶数截止脉冲信号OFFA1与第一分频时钟信号QCLK的反相信号同步来输出第二偶数截止脉冲信号OFFA2。第二偶数截止脉冲信号OFFA2可以输入到第二LAT 402的下一级的LAT。第I LAT 40I可以接收由前一级的LAT输出的偶数截止脉冲信号，并且可以通过使偶数截止脉冲信号与第一分频时钟信号QCLK同步来输出第I偶数截止脉冲信号OFFAI。
第一脉冲加法器213可以接收第一偶数截止脉冲信号至第I偶数截止脉冲信号OFFA1、OFFA2、……和OFFAI、偶数导通脉冲信号ONA和截止控制信号OFF。第一脉冲加法器213可以通过将在第一偶数截止脉冲信号至第I偶数截止脉冲信号OFFA1、OFFA2、……和OFFAI当中的、具有与截止控制信号OFF相对应的数量的截止脉冲信号和偶数导通脉冲信号ONA相加来输出第一同步信号SPS1。例如，当截止控制信号OFF是与第一分频时钟信号QCLK的两个周期相对应的信息时，第一脉冲加法器213可以通过将偶数导通脉冲信号ONA、第一偶数截止脉冲信号OFFA1和第二偶数截止脉冲信号OFFA2相加来生成第一同步信号SPS1。因此，当偶数导通脉冲信号ONA被使能时，第一同步信号SPS1可以被使能，而当第二偶数截止脉冲信号OFFA2被禁止时，第一同步信号SPS1可以被禁止。如果第一截止定时控制电路410配置有如图4中所示的被配置为交替地接收第一分频时钟信号QCLK或反相信号的多个LAT，则第一延迟输入信号至第k延迟输入信号INAD1、INAD2、……和INADk中的每个可以具有与时钟信号CLK的一个周期相对应的相位差。
类似于图3所示的第一导通定时控制电路300，可以使用多个FF和多路复用器来实现第一截止定时控制电路410。在这种情况下，第一脉冲加法器213可以接收偶数导通脉冲信号ONA以及仅接收具有与截止控制信号OFF相对应的序列的截止脉冲信号，并且可以被实现为以SR锁存方式操作。例如，当截止控制信号OFF是与第一分频时钟信号QCLK的两个周期相对应的信息时，第一脉冲加法器213可以同步于偶数导通脉冲信号ONA的上升沿来使能第一同步信号SPS1，并可以同步于第二偶数截止脉冲信号OFFA2的下降沿来禁止第一同步信号SPS1。除了输入信号和输出信号之外，图2所示的第二截止定时控制电路222可以具有与第一截止定时控制电路410相同的结构。
图5是示出根据各种实施例的脉冲宽度控制电路500的配置的示图。脉冲宽度控制电路500可以用作图1所示的脉冲宽度控制电路150。在图5中，脉冲宽度控制电路500可以包括重定时寄存器510、导通控制信号生成器520和截止控制信号生成器530。重定时寄存器510可以根据重定时电路130的特性或结构来存储各种类型的重定时等待时间的信息。重定时寄存器510可以输出与重定时等待时间相对应的截止偏移信号OSD和导通偏移信号OSE。例如，重定时寄存器510可以接收地址信号ADD，并且可以基于地址信号ADD来输出与特定重定时等待时间相对应的截止偏移信号OSD和导通偏移信号OSE。
导通控制信号生成器520可以接收操作等待时间LAT和导通偏移信号OSE，并生成导通控制信号ON。导通控制信号生成器520可以通过对操作等待时间LAT和导通偏移信号OSE执行运算来生成导通控制信号ON。例如，导通控制信号生成器520可以通过从操作等待时间LAT减去导通偏移信号OSE来生成导通控制信号ON。例如，当操作等待时间LAT对应于3并且导通偏移信号OSE对应于1时，导通控制信号生成器520可以生成对应于2的导通控制信号ON。在详细描述中，描述为等待时间的值的整数可以具有单位时间。单位时间可以是与时钟信号CLK的一个周期相对应的时间。例如，如果操作等待时间是3，则这可能意味着对应于时钟信号CLK的三个周期的时间。第一导通定时控制电路211可以通过基于导通控制信号ON来将第一输入信号INA延迟时钟信号CLK的两个周期(即，第一分频时钟信号QCLK的一个周期)来生成偶数导通脉冲信号ONA。
截止控制信号生成器530可以接收操作区段信息BL和截止偏移信号OSD，并且可以生成截止控制信号OFF。截止控制信号生成器530可以通过对操作区段信息BL和截止偏移信号OSD执行运算来生成截止控制信号OFF。例如，截止控制信号生成器530可以通过从操作区段信息BL减去截止偏移信号OSD来生成截止控制信号OFF。例如，当操作区段信息BL对应于8并且截止偏移信号OSD对应于2时，截止控制信号生成器530可以生成对应于6的截止控制信号OFF。第一截止定时控制电路212可以通过基于截止控制信号OFF而将偶数导通脉冲信号ONA延迟时钟信号CLK的六个周期(即，第一分频时钟信号的三个周期)来生成偶数截止脉冲信号OFFA。
图6A是示出根据各种实施例的重定时电路600的配置的示图。图6B是示出图6A所示的重定时电路600的操作的时序图。重定时电路600可以用作图1所示的重定时电路130。在图6A中，重定时电路600可以包括第一FF 610、第二FF 620和逻辑门630。第一FF 610可以接收初步输出信号OUTP和第一分频时钟信号QCLK。第一FF 610可以通过使初步输出信号OUTP与第一分频时钟信号QCLK同步来输出输出信号OUTA。第二FF 620可以接收初步输出信号OUTP和第二分频时钟信号QBCLK。第二FF 620可以通过使初步输出信号OUTP与第二分频时钟信号QBCLK同步来输出输出信号OUTB。逻辑门630可以通过对第一FF 610的输出信号OUTA和第二FF 620的输出信号OUTB进行门控来生成输出信号OUT。逻辑门630可以包括与门。逻辑门630可以通过对第一FF 610的输出信号OUTA和第二FF 620的输出信号OUTB执行“与”运算来生成输出信号OUT。重定时电路600可以是“与”类型的重定时器。
如图6B所示，当初步输出信号OUTP在第一分频时钟信号QCLK的第一上升沿出现之后被使能而在第一分频时钟信号QCLK的第四上升沿出现之后被禁止时，第一FF610的输出信号OUTA可以同步于第一分频时钟信号QCLK的第二上升沿被使能而同步于第一分频时钟信号QCLK的第五上升沿被禁止。此外，第二FF 620的输出信号OUTB可以同步于第二分频时钟信号QBCLK的第一上升沿被使能，而同步于第二分频时钟信号QBCLK的第四上升沿被禁止。逻辑门630可以通过对第一FF 610和第二FF 620的输出信号OUTA和OUTB进行与门控来生成输出信号OUT。因此，输出信号OUT可以与初步输出信号OUTP相比被延迟第一分频时钟信号QCLK的大约一个周期才被使能，而可以与初步输出信号OUTP相比被延迟第一分频时钟信号QCLK的大约1/2周期才被禁止。即，输出信号OUT可以与初步输出信号OUTP相比被延迟时钟信号CLK的两个周期(在图6B中显示为2tCK)才被使能，以及可以与初步输出信号OUTP相比被延迟时钟信号CLK的一个周期(在图6B中显示为1tCK)才被禁止。因此，在重定时电路600的重定时等待时间期间的导通偏移信号OSE可以对应于2。在重定时电路600的重定时等待时间期间的截止偏移信号OSD可以对应于1。即，在重定时电路600中，当基于第一分频时钟信号QCLK和第二分频时钟信号QBCLK对初步输出信号OUTP进行重定时时，与初步输出信号OUTP的使能定时相比，输出信号OUT的使能定时可以被延迟时钟信号CLK的两个周期，而与初步输出信号OUTP的禁止定时相比，输出信号OUT的禁止定时可以被延迟时钟信号CLK的一个周期。因此，通过基于与重定时电路600的重定时等待时间相对应的导通偏移信号OSE和截止偏移信号OSD来调整导通控制信号ON和截止控制信号OFF，脉冲宽度控制电路150可以预先补偿在重定时电路600中发生的延迟量。如果图1所示的信号生成电路100采用图6A所示的重定时电路600，则导通控制信号ON可以对应于通过从操作等待时间LAT减去2而获得的值，而截止控制信号OFF可以对应于通过从操作区段信息BL减去1而获得的值。
图7A是示出根据各种实施例的重定时电路700的配置的示图。图7B是示出图7A所示的重定时电路700的操作的时序图。重定时电路700可以用作图1所示的重定时电路130。在图7A中，重定时电路700可以包括第一FF 710、第二FF 720和逻辑门730。第一FF 710可以接收初步输出信号OUTP和第一分频时钟信号QCLK。第一FF 710可以通过使初步输出信号OUTP与第一分频时钟信号QCLK同步来输出输出信号OUTA。第二FF 720可以接收初步输出信号OUTP和第二分频时钟信号QBCLK。第二FF 720可以通过使初步输出信号OUTP与第二分频时钟信号QBCLK同步来输出输出信号OUTB。逻辑门730可以通过对第一FF 710的输出信号OUTA和第二FF 720的输出信号OUTB进行门控来生成输出信号OUT。逻辑门730可以包括“或”门。逻辑门730可以通过对第一FF 710的输出信号OUTA和第二FF 720的输出信号OUTB执行“或”运算来生成输出信号OUT。重定时电路700可以是“或”类型的重定时器。
如图7B所示，当初步输出信号OUTP在第一分频时钟信号QCLK的第一上升沿出现之后被使能而在第一分频时钟信号QCLK的第四上升沿出现之后被禁止时，第一FF710的输出信号OUTA可以同步于第一分频时钟信号QCLK的第二上升沿被使能，而可以同步于第一分频时钟信号QCLK的第五上升沿被禁止。此外，第二FF 720的输出信号OUTB可以同步于第二分频时钟信号QBCLK的第一上升沿被使能，而可以同步于第二分频时钟信号QBCLK的第四上升沿被禁止。逻辑门730可以通过对第一FF 710和第二FF 720的输出信号OUTA和OUTB进行“或”门控来生成输出信号OUT。因此，输出信号OUT可以与初始输出信号OUTP相比被延迟时钟信号CLK的大约一个周期(在图7B中显示为1tCK)才被使能，而可以与初始输出信号OUTP相比被延迟时钟信号CLK的大约两个周期(在图7B中显示为2tCK)才被禁止。因此，在重定时电路700的重定时等待时间期间的导通偏移信号OSE可以对应于1。在重定时电路700的重定时等待时间期间的截止偏移信号OSD可以对应于2。即，在重定时电路700中，当基于第一分频时钟信号QCLK和第二分频时钟信号QBCLK对初步输出信号OUTP进行重定时时，与初步输出信号OUTP的使能定时相比，输出信号OUT的使能定时可以被延迟时钟信号CLK的一个周期，与初始输出信号OUTP的禁止定时相比，输出信号OUT的禁止定时可以被延迟时钟信号CLK的两个周期。因此，通过基于与重定时电路700的重定时等待时间相对应的导通偏移信号OSE和截止偏移信号OSD来调整导通控制信号ON和截止控制信号OFF，脉冲宽度控制电路150可以预先补偿在重定时电路700中发生的延迟量。如果图1所示的信号生成电路100采用图7A所示的重定时电路700，则导通控制信号ON可以对应于通过从操作等待时间LAT减去1而获得的值，而截止控制信号OFF可以对应于通过从操作区段信息BL减去2而获得的值。
图8是示出根据各种实施例的重定时电路800的配置的示图。重定时电路800可以用作图1所示的重定时电路130。在图8中，重定时电路800可以具有其中图6A所示的“与”类型的重定时器中的至少一个和图7A所示的“或”类型的重定时器已经被组合的形式。在图8中，重定时电路800可以具有将两个“与”类型的重定时器和一个“或”类型的重定时器组合的形式。重定时电路800可以包括第一FF 811、第二FF 812、第一逻辑门813、第三FF 821、第四FF 822、第二逻辑门823、第五FF 831、第六FF 832和第三逻辑门833。第五FF 831可以接收第一分频时钟信号QCLK。第三FF 821可以接收来自第一分频时钟信号QCLK的被延迟第一时间的第一延迟时钟信号QCLKD1。第一FF 811可以接收来自第一延迟时钟信号QCLKD1的被延迟第二时间的第二延迟时钟信号QCLKD2。第六FF 832可以接收第二分频时钟信号QBCLK。第四FF 822可以接收来自第二分频时钟信号QBCLK的被延迟一倍的第三延迟时钟信号QBCLKD1。第二FF 812可以接收来自第三延迟时钟信号QBCLKD1的被延迟了两倍的第四延迟时钟信号QBCLKD2。当重定时电路800包括串联电耦接的多个FF时，多个FF之中的靠近重定时电路800的输出端子的FF可以被配置为接收具有早期相位的时钟信号，而多个FF之中的靠近重定时电路800的输入端子的FF可以被配置为接收具有后期相位的时钟信号。第一逻辑门813可以是与门。第二逻辑门823可以是或门。第三逻辑门833可以是与门。
第一FF 811可以通过使初步输出信号OUTP与第二延迟时钟信号QCLKD2同步来输出信号。第二FF 812可以通过使初步输出信号OUTP与第四延迟时钟信号QBCLKD2同步来输出信号。第一逻辑门813可以通过对由第一FF 811和第二FF 812输出的信号进行“与”门控来输出输出。第三FF 821可以通过使第一逻辑门813的输出与第一延迟时钟信号QCLKD1同步来输出信号。第四FF 822可以通过使第一逻辑门813的输出与第三延迟时钟信号QBCLKD1同步来输出信号。第二逻辑门823可以通过对第三FF 821和第四FF 822输出的信号进行“或”门控来输出输出。第五FF 831可以通过使第二逻辑门823的输出与第一分频时钟信号QCLK同步来输出信号。第六FF 832可以通过使第二逻辑门823的输出与第二分频时钟信号QBCLK同步来输出信号。第三逻辑门833可以通过对第五FF 831和第六FF 832输出的信号进行“与”门控来输出输出信号OUT。
重定时电路800可以具有其中“与”类型的重定时器、“或”类型的重定时器和“与”类型的重定时器已经被顺序地电耦接的结构。因此，与初始输出信号OUTP相比，由重定时电路800输出的输出信号OUT可以被延迟时钟信号CLK的五个周期才被使能，而可以被延迟时钟信号CLK的四个周期才被禁止。与重定时电路800有关的导通偏移信号OSE可以具有对应于5的值。与重定时电路800有关的截止偏移信号OSD可以具有对应于4的值。当信号生成电路100采用重定时电路800时，脉冲宽度控制电路150可以生成与从操作等待时间LAT减去5而获得的值相对应的导通控制信号ON，并且可以生成与从操作区段信息BL减去4而获得的值相对应的截止控制信号OFF。
图9是示出根据各种实施例的重定时电路900的配置的示图。重定时电路900可以用作图1所示的重定时电路130。在图9中，重定时电路900可以包括第一FF 911、第二FF912、第三FF 921、第四FF 922、第五FF 931、第六FF 932和逻辑门933。不同于图8，在重定时电路900中，由第一FF 911和第二FF 912输出的信号可以不被逻辑门进行门控，以及可以被分别输入到第三FF 921和第四FF 922。第三FF 921和第四FF 922输出的信号可以不被逻辑门进行门控，以及可以被分别输入到第五FF 931和第六FF932。仅配置有两个FF而没有逻辑门的部分可以是FF类型的重定时器。与输入信号相比，FF类型的重定时器的输出信号可以被延迟第一分频时钟信号QCLK或第二分频时钟信号QBCLK的一个周期或时钟信号CLK的两个周期才被使能，并且可以被延迟第一分频时钟信号QCLK或第二分频时钟信号QBCLK的一个周期或时钟信号CLK的两个周期才被禁止。
第一FF 911可以通过使初步输出信号OUTP与第二延迟时钟信号QCLKD2同步来输出信号。第二FF 912可以通过使初步输出信号OUTP与第四延迟时钟信号QBCLKD2同步来输出信号。第三FF 921可以通过使由第一FF 911输出的信号与第一延迟时钟信号QCLKD1同步来输出信号。第四FF 922可以通过使由第二FF 912输出的信号与第三延迟时钟信号QBCLKD1同步来输出信号。第五FF 931可以通过使由第三FF 921输出的信号与第一分频时钟信号QCLK同步来输出信号。第六FF 932可以通过使由第四FF922输出的信号与第二分频时钟信号QBCLK同步来输出信号。逻辑门933可以是与门。逻辑门933可以通过对由第五FF931和第六FF 932输出的信号进行“与”门控来生成输出信号OUT。
在图9中，重定时电路900可以具有其中两个FF类型的重定时器和一个“与”类型的重定时器已经被组合的形式。因此，由重定时电路900输出的输出信号OUT可以与初步输出信号OUTP相比被延迟时钟信号CLK的六个周期才被使能，而可以与初步输出信号OUTP相比被延迟时钟信号CLK的五个周期才被禁止。与重定时电路900有关的导通偏移信号OSE可以具有对应于6的值。与重定时电路900有关的截止偏移信号OSD可以具有对应于5的值。当信号生成电路100采用重定时电路900时，脉冲宽度控制电路150可以生成与从操作等待时间LAT减去6而获得的值相对应的导通控制信号ON，并且可以生成与从操作区段信息BL减去5而获得的值相对应的截止控制信号OFF。
在一个实施例中，逻辑门933可以用“或”门代替。在这种情况下，与重定时电路900有关的导通偏移信号OSE可以具有对应于5的值，而与重定时电路900有关的截止偏移信号OSD可以具有对应于6的值。脉冲宽度控制电路150可以生成与从操作等待时间LAT减去5而获得的值相对应的导通控制信号ON，并且可以生成与从操作区段信息BL减去6而得到的值相对应的截止控制信号OFF。
图10是示出根据各种实施例的重定时电路1000的配置的示图。重定时电路1000可以用作图1所示的重定时电路130。重定时电路1000可以包括至少一个可编程重定时模块(PRM)。可编程重定时模块可以接收模式信号和旁路信号。可以基于模式信号和旁路信号来确定可编程重定时模块的等待时间。可编程重定时模块可以基于模式信号和旁路信号而作为“与”类型的重定时电路、“或”类型的重定时电路和FF类型的重定时电路其中之一进行操作。
在图10中，重定时电路1000可以包括第一PRM 1010、第二PRM 1020和“与”类型的重定时器。第一PRM 1010和第二PRM 1020中的每个可以包括两个输入端子和两个输出端子。第一PRM 1010可以接收第一模式信号MODE1和第一旁路信号BYPASS1。第二PRM 1020可以接收第二模式信号MODE2和第二旁路信号BYPASS2。第一PRM 1010可以基于第一模式信号MODE1和第一旁路信号BYPASS1而作为“与”类型的重定时器、“或”类型的重定时器和FF类型的重定时器中其中之一进行操作。第二PRM 1020可以基于第二模式信号MODE2和第二旁路信号BYPASS2而作为“与”类型的重定时器、“或”类型的重定时器和FF类型的重定时器其中之一进行操作。
第一PRM 1010可以通过第一输入端子I11和第二输入端子I12中的每个接收初步输出信号OUTP，并且可以通过使初步输出信号OUTP与第二延迟时钟信号QCLKD2和第四延迟时钟信号QBCLKD2同步来输出信号。基于第一模式信号MODE1，第一PRM1010可以“与”门控或者“或”门控与第二延迟时钟信号QCLKD2和第四延迟时钟信号QBCLKD2同步输出的信号。第一PRM 1010可以基于旁路信号BYPASS1来将与第二时钟信号QCLKD2和第四时钟信号QBCLKD2同步输出的信号分别输出到第一输出端子O11和第二输出端子O12，或者可以将“与”门控或者“或”门控的信号输出到第一输出端子O11和第二输出端子O12。
第二PRM 1020的第一输入端子I21和第二输入端子I22可以分别电耦接至第一PRM1010的第一输出端子O11和第二输出端子O12。第二PRM 1020可以通过使由第一PRM 1010的第一输出端子O11输出的信号与第一延迟时钟信号QCLKD1同步来输出信号，并且可以通过使由第一PRM 1010的第二输出端子O12输出的信号与第三延迟时钟信号QBCLKD1同步来输出信号。基于第二模式信号MODE2，第二PRM 1020可以“与”门控或者“或”门控与第一延迟时钟信号QCLKD1和第三延迟时钟信号QBCLKD1同步输出的信号。第二PRM 1020可以基于第二旁路信号BYPASS2来将与第一延迟时钟信号QCLKD1和第三延迟时钟信号QBCLKD2同步输出的信号分别输出到第一输出端子O21和第二输出端子O22，或者可以将“与”门控或者“或”门控的信号输出到第一输出端子O21和第二输出端子O22。
第一FF 1031可以通过使由第二PRM 1020的第一输出端子O21输出的信号与第一分频时钟信号QCLK同步来输出信号。第二FF 1032可以通过使由第二PRM 1020的第二输出端子O22输出的信号与第二分频时钟信号QBCLK同步来输出信号。逻辑门1033可以通过对由第一FF 1031和第二FF 1032输出的信号进行“与”门控来生成输出信号OUT。重定时电路1000的导通偏移信号OSE和截止偏移信号OSD可以由第一模式信号MODE1和第二模式信号MODE2以及第一旁路信号BYPASS1和第二旁路信号BYPASS2来确定。
图11是示出根据各种实施例的可编程重定时模块(PRM)1100的配置的示图。PRM1100可以用作图10所示的第一PRM 1010和第二PRM 1020中的每个。在图11中，PRM1100可以包括第一FF 1111、第二FF 1112、与门1121、或门1122、第一多路复用器1131、第二多路复用器1132和第三多路复用器1133。第一FF 1111可以通过第一输入端子I1接收信号，并且可以通过使接收到的信号与接收到的时钟信号CLKR同步来输出输出信号M1。第二FF 1112可以通过第二输入端子I2接收信号，并且可以通过使接收到的信号与接收到的时钟信号BCLKR同步来输出输出信号M2。例如，由第一FF 1111接收的时钟信号CLKR可以是第一分频时钟信号QCLK、第一延迟时钟信号QCLKD1或第二延迟时钟信号QCLKD2。由第二FF 1112接收的时钟信号BCLKR可以是第二分频时钟信号QBCLK、第三延迟时钟信号QBCLKD1或第四延迟时钟信号QBCLKD2。
与门1121可以通过对第一FF 1111的输出信号M1和第二FF 1112的输出信号M2进行“与”门控来输出信号。或门1122可以通过对第一FF 1111的输出信号M1和第二FF 1112的输出信号M2进行“或”门控来输出信号。第一多路复用器1131可以接收由与门1121和或门1122输出的信号，并且可以基于模式信号MODE输出其中一个信号。例如，当模式信号MODE的电平为逻辑低电平时，第一多路复用器1131可以输出由与门1121输出的信号。当模式信号MODE的电平为逻辑高电平时，第一多路复用器1131可以输出由或门1122输出的信号。
第二多路复用器1132可以接收第一FF 1111的输出信号M1和由第一多路复用器1131输出的信号。第二多路复用器1132可以基于旁路信号BYPASS将信号之一输出到第一输出端子O1。例如，当旁路信号BYPASS的电平是逻辑高电平时，第二多路复用器1132可以将第一FF 1111的输出信号M1输出到第一输出端子O1。当旁路信号BYPASS的电平是逻辑低电平时，第二多路复用器1132可以将由第一多路复用器1131输出的信号输出到第一输出端子O1。
第三多路复用器1133可以接收第二FF 1112的输出信号M2和由第一多路复用器1131输出的信号。第三多路复用器1133可以基于旁路信号BYPASS将信号之一输出到第二输出端子O2。例如，当旁路信号BYPASS的电平是逻辑高电平时，第三多路复用器1133可以将第二FF 1112的输出信号M2输出到第二输出端子O2。当旁路信号BYPASS的电平为逻辑低电平时，第三多路复用器1133可以将由第一多路复用器1131输出的信号输出到第二输出端子O2。
图12是示出响应于模式信号MODE和旁路信号BYPASS而设定的PRM的重定时等待时间的图表。参照图12，当旁路信号BYPASS和模式信号MODE的两者电平均为逻辑低电平时，PRM 1100可以用作“与”类型的重定时器。因此，PRM 1100的导通偏移信号OSE可以具有对应于2的值，而PRM 1100的截止偏移信号OSD可以具有对应于1的值。当旁路信号BYPASS的电平是逻辑低电平而模式信号MODE的电平为逻辑高电平时，PRM 1100可以用作“或”类型的重定时器。因此，PRM 1100的导通偏移信号OSE可以具有对应于1的值，而PRM 1100的截止偏移信号OSD可以具有对应于2的值。当旁路信号BYPASS的电平是逻辑高电平时，无论模式信号MODE的逻辑电平如何，PRM 1100都可以用作FF类型的重定时器。因此，PRM 1100的导通偏移信号OSE可以具有对应于2的值，而PRM 1100的截止偏移信号OSD可以具有对应于2的值。
图13是示出根据各种实施例的脉冲宽度控制电路1300中的至少一些的配置的示图。在图13中，脉冲宽度控制电路1300可以包括模块控制器1310和偏移信号生成器1320。模块控制器1310可以生成用于控制多个PRM的多个模式信号MODE和多个旁路信号BYPASS。模块控制器1310可以接收地址信号ADD并生成多个模式信号MODE和多个旁路信号BYPASS。模块控制器1310可以基于地址信号ADD来生成具有各种逻辑电平组合的多个模式信号MODE和多个旁路信号BYPASS。偏移信号生成器1320可以接收多个模式信号MODE和多个旁路信号BYPASS，并且可以基于多个模式信号MODE的逻辑电平的组合和多个旁路信号BYPASS的逻辑电平的组合来生成导通偏移信号OSE和截止偏移信号OSD。导通偏移信号OSE和截止偏移信号OSD可以被输入到图5所示的导通控制信号生成器520和截止控制信号生成器530。
图14是示出根据各种实施例的信号生成电路1400的配置的示图。在图14中，信号生成电路1400可以具有与图1和图2所示的信号生成电路100、第一同步信号生成电路110和第二同步信号生成电路120的配置相似的配置。省略了相同元件的重复描述。在图14中，信号生成电路1400可以包括时钟分频电路1401、导通脉冲生成电路1410、截止脉冲生成电路1420、脉冲加法电路1430以及重定时电路1440。导通脉冲生成电路1410可以通过基于第一分频时钟信号QCLK和导通控制信号ON而延迟第一输入信号INA来生成偶数导通脉冲信号ONA，并且可以通过基于第二分频时钟信号QBCLK和导通控制信号ON而延迟第二输入信号INB来生成奇数导通脉冲信号ONB。截止脉冲生成电路1420可以通过基于第一分频时钟信号QCLK和截止控制信号OFF而延迟偶数导通脉冲信号ONA和奇数导通脉冲信号ONB之一来生成多个偶数截止脉冲信号OFFA，并且可以通过基于第二分频时钟信号QBCLK和截止控制信号OFF而延迟偶数导通脉冲信号ONA和奇数导通脉冲信号ONB之一来生成多个奇数截止脉冲信号OFFB。
脉冲加法电路1430可以通过将偶数导通脉冲信号ONA和奇数导通脉冲信号ONB中的一个与多个偶数截止脉冲信号OFFA进行组合来生成第一同步信号SPS1，并可以通过将偶数导通脉冲信号ONA和奇数导通脉冲信号ONB之一与多个奇数截止脉冲信号OFFB进行组合来生成第二同步信号SPS2。重定时电路1440可以通过基于第一分频时钟信号QCLK和第二分频时钟信号QBCLK而对从第一同步信号SPS1和第二同步信号SPS2中的一个生成的初步输出信号OUTP进行重定时来生成输出信号OUT。
导通脉冲生成电路1410可以包括第一导通定时控制电路1411和第二导通定时控制电路1412。第一导通定时控制电路1411可以通过基于导通控制信号ON和第一分频时钟信号QCLK而延迟第一输入信号INA来生成偶数导通脉冲信号ONA。第二导通定时控制电路1412可以通过基于导通控制信号ON和第二分频时钟信号QBCLK而延迟第二输入信号INB来生成奇数导通脉冲信号ONB。
截止脉冲生成电路1420可以包括第一截止定时控制电路1421和第二截止定时控制电路1422。第一截止定时控制电路1421可以通过基于截止控制信号OFF和第一分频时钟信号QCLK而延迟偶数导通脉冲信号ONA和奇数导通脉冲信号ONB之一来生成多个偶数截止脉冲信号OFFA。第二截止定时控制电路1422可以通过基于截止控制信号OFF和第二分频时钟信号QBCLK而延迟偶数导通脉冲信号ONA和奇数导通脉冲信号ONB之一来生成多个奇数截止脉冲信号OFFB。
脉冲加法电路1430可包括第一脉冲加法器1431和第二脉冲加法器1432。第一脉冲加法器1431可以通过将偶数导通脉冲信号ONA和奇数导通脉冲信号ONB之一与多个偶数截止脉冲信号OFFA相加来生成第一同步信号SPS1。第二脉冲加法器1432可以通过将偶数导通脉冲信号ONA和奇数导通脉冲信号ONB之一与多个奇数截止脉冲信号OFFB相加来生成第二同步信号SPS2。信号生成电路1400还可以包括门控电路1450。门控电路1450可以通过对第一同步信号SPS1和第二同步信号SPS2进行或门控来生成初步输出信号OUTP。
信号生成电路1400还可以包括开关电路1460。开关电路1460可以接收奇数标志ODD。开关电路1460可以基于奇数标志信号ODD来将偶数导通脉冲信号ONA输出到第一截止定时控制电路1421和第二截止定时控制电路1422其中之一，并且可以基于奇数标志信号ODD来将奇数导通脉冲信号ONB输出到第一截止定时控制电路1421和第二截止定时控制电路1422其中之一。当第一导通定时控制电路1411或第二导通定时控制电路1412被实现为图3中所示的第一导通定时控制电路300时，第一导通定时控制电路1411或第二导通定时控制电路1412的单位延迟量可以对应于第一分频时钟信号QCLK的一个周期或时钟信号CLK的两个周期。即，第一导通定时控制电路1411或第二导通定时控制电路1412的单位延迟量可以是单位时间的两倍。相反，第一截止定时控制电路1421或第二截止定时控制电路1422的单位延迟量可以对应于第一分频时钟信号QCLK的1/2周期或时钟信号CLK的一个周期。因此，当导通控制信号ON对应于奇数时，第一导通定时控制电路1411或第二导通定时控制电路1412不能生成延迟了与奇数导通控制信号ON相对应的时间的导通脉冲信号ONA。
当导通控制信号ON对应于奇数时，奇数标志ODD可以具有逻辑高电平，而当导通控制信号ON对应于偶数时，奇数标志ODD可以具有逻辑低电平。当奇数标志ODD具有逻辑高电平时，开关电路1460可以将偶数导通脉冲信号ONA输出到第二截止定时控制电路1422，并且将奇数导通脉冲信号ONB输出到第一截止定时控制电路1421。当奇数标志ODD具有逻辑低电平时，开关电路1460可以将偶数导通脉冲信号ONA输出到第一截止定时控制电路1421，并且将奇数导通脉冲信号ONB输出到第二截止定时控制电路1422。例如，信号生成电路1400可以如下操作。当导通控制信号ON为5时，导通控制信号ON为奇数。因此，第一导通定时控制电路1411可以通过将第一输入信号INA延迟时钟信号CLK的六个周期来生成偶数导通脉冲信号ONA。开关电路1460可以基于奇数标志ODD来将偶数导通脉冲信号ONA输出到第二截止定时控制电路1422。第二截止定时控制电路1422可以与第二分频时钟信号QBCLK同步地操作，因此，与偶数导通脉冲信号ONA同步于第一分频时钟信号QCLK被延迟的情况相比，可以在180度的相位之前的定时延迟偶数导通脉冲信号ONA。因此，当导通控制信号ON对应于奇数时，可以由第一截止定时控制电路1421或第二截止定时控制电路1422补偿在第一导通定时控制电路1411或第二导通定时控制电路1412中附加地延迟的时间。
图15是示出根据各种实施例的半导体装置1500的配置的示图。在图15中，半导体装置1500可以包括时钟接收器(RX)1510、时钟分频电路1511、时钟延迟电路1520、命令接收器(RX)1530、命令解码器1540、时钟路径1550、命令路径1560、模式寄存器1570和发送器(TX)1580。时钟接收器1510可以接收由外部装置发送的外部时钟信号CLKE。外部时钟信号CLKE可以作为单端信号发送，以及可以与互补信号CLKBE作为差分信号一起发送。在一个实施例中，时钟接收器1510可以通过对作为差分信号发送的外部时钟信号CLKE或CLKBE进行差分放大来生成参考时钟信号RCLK。在一个实施例中，时钟接收器1510可以通过对作为单端信号发送的外部时钟信号CLKE和参考电压VREF进行差分放大来生成参考时钟信号RCLK。参考电压VREF可以具有与外部时钟信号CLKE摆动的范围的中间相对应的电压电平。外部时钟信号CLKE和/或参考时钟信号RCLK可以对应于图1中所示的时钟信号CLK。
时钟分频电路1511可以通过对参考时钟信号RCLK进行分频来生成偶数参考时钟信号RCLK_EV和奇数参考时钟信号RCLK_OD。例如，时钟分频电路1511可以生成具有与参考时钟信号RCLK的频率的一半相对应的频率的偶数参考时钟信号RCLK_EV和奇数参考时钟信号RCLK_OD。偶数参考时钟信号RCLK_EV可以与参考时钟信号RCLK的偶数编号的边沿同步。奇数参考时钟信号RCLK_OD可以与参考时钟信号RCLK的奇数编号的边沿同步。偶数参考时钟信号RCLK_EV与奇数参考时钟信号RCLK_OD之间的相位差可以是180度。
时钟延迟电路1520可以补偿由半导体装置1500的内部电路引起的外部时钟信号CLKE的延迟量。时钟延迟电路1520可以通过将偶数参考时钟信号RCLK_EV和奇数参考时钟信号RCLK_OD中的至少一个延迟来生成与外部时钟信号CLKE同步的延迟锁定时钟信号。时钟延迟电路1520可以包括延迟锁定环电路，该延迟锁定环电路用于通过将偶数参考时钟信号RCLK_EV和奇数参考时钟信号RCLK_OD中的至少一个延迟来生成延迟锁定时钟信号。时钟延迟电路1520可以从延迟锁定时钟信号生成第一分频时钟信号ICLK、第二分频时钟信号QCLK、第三分频时钟信号IBCLK和第四分频时钟信号QBCLK。第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK之间的相位差可以是90度。第二分频时钟信号QCLK和第四分频时钟信号QBCLK可以分别对应于图1所示的第一分频时钟信号QCLK和第二分频时钟信号QBCLK。尽管未示出，但是时钟延迟电路1520还可以包括占空比校正电路。占空比校正电路可以校正第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK的占空比，使得第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK的占空比为50％。
命令接收器1530可以接收由外部装置发送的命令信号CMD。命令信号CMD可以包括多个信号。命令信号CMD可以包括各种类型的信息，使得半导体装置1500可以执行各种操作。命令信号CMD可以包括将多个信号的逻辑电平组合的各种类型的信息。
命令解码器1540可以接收偶数参考时钟信号RCLK_EV、奇数参考时钟信号RCLK_OD以及命令信号CMD。命令解码器1540可以基于偶数参考时钟信号RCLK_EV和奇数参考时钟信号RCLK_OD之一来锁存命令信号CMD，并且可以通过对锁存的命令信号进行解码来生成各种内部命令信号ICMD。内部命令信号ICMD可以包括偶数内部命令信号ICMD_EV和奇数内部命令信号ICMD_OD。当命令信号CMD与偶数参考时钟信号RCLK_EV同步地被锁存时，命令解码器1540可以生成偶数内部命令信号ICMD_EV。当命令信号CMD与奇数参考时钟信号RCLK_OD同步地被锁存时，命令解码器1540可以生成奇数内部命令信号ICMD_OD。内部命令信号ICMD可以包括能够将发送器1580设定为具有终结电阻值的多个信号。例如，内部命令信号ICMD可以包括目标写入信号TWT、非目标写入信号NTWT和非目标读取信号NTRD。目标写入信号TWT可以包括偶数目标写入信号和奇数目标写入信号。非目标写入信号NTWT可以包括偶数非目标写入信号和奇数非目标写入信号。非目标读取信号NTRD可以包括偶数非目标读取信号和奇数非目标读取信号。
目标写入信号TWT可以是在半导体装置1500执行写入操作时基于命令信号CMD生成的内部命令信号ICMD。非目标写入信号NTWT可以是在电耦接至系统的另一个半导体装置与半导体装置1500一起执行写入操作时基于命令信号CMD生成的内部命令信号ICMD。当半导体装置1500执行非目标写入操作时，可以生成非目标写入信号NTWT。半导体装置1500可以为另一个半导体装置的写入操作提供终结电阻。非目标读取信号NTRD可以是在电耦接至系统的另一个半导体装置与半导体装置1500一起执行读取操作时基于命令信号CMD生成的内部命令信号ICMD。当半导体装置1500执行非目标读取操作时，可以生成非目标读取信号NTRD。半导体装置1500可以为另一个半导体装置的读取操作提供终结电阻。
时钟路径1550可以包括时钟树1551。由时钟延迟电路1520生成的第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK可以经由时钟树1551输出到发送器1580。
由命令解码器1540生成的内部命令信号ICMD可以经由命令路径1560输出到发送器1580。命令路径1560可以包括跨域电路1561和片上终结(ODT)树1562。内部命令信号ICMD是不与时钟信号同步的异步延迟的信号。因此，跨域电路1561可以通过使内部命令信号ICMD与第二分频时钟信号QCLK或第四分频时钟信号QBCLK同步来生成同步的内部命令信号。跨域电路1561可以使偶数内部命令信号ICMD_EV与第二分频时钟信号QCLK同步，并且可以使奇数内部命令信号ICMD_OD与第四分频时钟信号QBCLK同步。跨域电路1561可以通过使目标写入信号TWT与第二分频时钟信号QCLK或第四分频时钟信号QBCLK同步来生成同步的目标写入信号，并且可以限定同步的目标写入信号的脉冲宽度。跨域电路1561可以通过使非目标写入信号NTWT与第二分频时钟信号QCLK或第四分频时钟信号QBCLK同步来生成同步的非目标写入信号，并且可以限定同步的非目标写入信号的脉冲宽度。跨域电路1561可以通过使非目标读取信号NTRD与第二分频时钟信号QCLK或第四分频时钟信号QBCLK同步来生成同步的非目标读取信号，并且可以限定同步的非目标读取信号的脉冲宽度。跨域电路1561可以接收多个电阻代码。多个电阻代码可以由模式寄存器1570提供。
模式寄存器1570可以储存与半导体装置1500的操作有关的各种类型的信息。模式寄存器1570可以储存第一电阻代码RTT1<0:2>、第二电阻代码RTT2<0:2>、第三电阻代码RTT3<0:2>和第四电阻代码RTT4<0:2>。第一电阻代码RTT1<0:2>可以包括与可以在半导体装置1500不执行任何操作时设定的终结电阻值有关的信息。第二电阻代码RTT2<0:2>可以包括与可以在半导体装置1500执行写入操作时设定的终结电阻值有关的信息。第三电阻代码RTT3<0:2>可以包括与可以在半导体装置1500执行非目标写入操作时设定的终结电阻值有关的信息。第四电阻代码RTT4<0:2>可以包括与可以在半导体装置1500执行非目标读取操作时设定的终结电阻值有关的信息。模式寄存器1570可以将第一电阻代码至第四电阻代码RTT1<0:2>、RTT2<0:2>、RTT3<0:2>和RTT4<0:2>输出到跨域电路1561。第一电阻代码至第四电阻代码RTT1<0:2>、RTT2<0:2>、RTT3<0:2>和RTT4<0:2>中的每个已被图示为包括三个比特，但是各种实施例不限于此。在其他实施例中，第一电阻代码至第四电阻代码RTT1<0:2>、RTT2<0:2>、RTT3<0:2>和RTT4<0:2>中的每个可以包括多于或少于三个的比特。
跨域电路1561可以基于目标写入信号TWT、非目标写入信号NTWT和非目标读取信号NTRD来将第一电阻代码至第四电阻代码RTT1<0:2>、RTT2<0:2>、RTT3<0:2>和RTT4<0:2>其中之一输出作为ODT信号ODT<0:2>。例如，当目标写入信号TWT被使能时，跨域电路1561可以输出第二电阻代码RTT2<0:2>作为ODT信号ODT<0:2>。当非目标写入信号NTWT被使能时，跨域电路1561可以输出第三电阻代码RTT3<0:2>作为ODT信号ODT<0:2>。当非目标读取信号NTRD被使能时，跨域电路1561可以输出第四电阻代码RTT4<0:2>作为ODT信号ODT<0:2>。当目标写入信号TWT、非目标写入信号NTWT和非目标读取信号NTRD中的任意一个未被使能时，跨域电路1561可以输出第一电阻代码RTT1<0:2>作为ODT信号ODT<0:2>。此外，跨域电路1561可以限定目标写入信号TWT、非目标写入信号NTWT和非目标读取信号NTRD之间的优先级。当目标写入信号TWT、非目标写入信号NTWT和非目标读取信号NTRD中的至少两个一起被使能时，跨域电路1561可以使能与具有优先级的信号相对应的电阻代码以被输出。例如，目标写入信号TWT可以具有比非目标写入信号NTWT和非目标读取信号NTRD更高的优先级。非目标写入信号NTWT可以具有比非目标读取信号NTRD更高的优先级。当目标写入信号TWT以及非目标写入信号NTWT和非目标读取信号NTRD中的至少一个一起被使能时，跨域电路1561可以基于具有优先级的目标写入信号TWT来输出第二电阻代码RTT2<0:2>作为ODT信号ODT<0:2>。ODT信号ODT<0:2>可以通过ODT树1562被延迟并且被生成为终结使能信号ODTEN<0:2>。
当接收到终结使能信号ODTEN<0:2>时，可以将发送器1580设定为具有终结电阻值。发送器1580可以包括多个电阻分支。通过执行诸如ZQ校准的校准操作，可以将多个电阻分支设定为具有给定的电阻值。终结使能信号ODTEN<0:2>可以被设定为确定在多个电阻分支中被导通的电阻分支的数量，使得发送器1580具有终结电阻值。在一个实施例中，发送器1580可以包括解码电路。解码电路可以对终结使能信号ODTEN<0:2>进行解码。发送器1580可以包括解码电路，从而可以基于具有少量比特的终结使能信号ODTEN<0:2>来选择大量的电阻分支。发送器1580可以将由时钟树1551输出的信号输出到外部装置。发送器1580可以将由时钟树1551输出的信号作为数据选通信号DQS输出到外部装置。数据选通信号DQS可以同步于由半导体装置1500输出的数据来输出到外部装置。数据选通信号DQS可以通过总线被发送到外部装置。
在设计方面，可以容易地减小由时钟路径1550引起的延迟量。相反，由于跨域电路1561必须将内部命令信号ICMD转换为与时钟信号同步的信号，因此难以减小由命令路径1560引起的延迟量。因此，在分频时钟信号ICLK、QCLK、IBCLK或QBCLK经由时钟路径1550到达发送器1580所花费的时间与内部命令信号ICMD作为终结使能信号ODTEN<0:2>经由命令路径1560到达发送器1580所花费的时间之间可能发生失配。此外，为了半导体装置1500的操作可靠性，跨域电路1561需要生成具有给定脉冲宽度的终结使能信号ODTEN<0:2>。因此，跨域电路1561可以包括图1或14中所示的信号生成电路100或1400。在这种情况下，终结使能信号ODTEN<0:2>需要在半导体装置1500执行目标写入操作、非目标写入操作和非目标读取操作之前被使能，并且需要在半导体装置1500完成目标写入操作、非目标写入操作和非目标读取操作之后被禁止。例如，终结使能信号ODTEN<0:2>可以比发送器1580发送数据选通信号DQS的定时更早地被使能与外部时钟信号CLKE和/或参考时钟信号RCLK的两个周期相对应的时间。在半导体装置1500完成目标写入操作、非目标写入操作和非目标读取操作之后，ODT信号ODTEN可以在与外部时钟信号CLKE和/或参考时钟信号RCLK的1个周期、1.5个周期或2个周期相对应的时间之后被禁止。因此，图5所示的脉冲宽度控制电路500可以如图16所示被修改。
图16是示出根据各种实施例的脉冲宽度控制电路1600的配置的示图。参照图16，脉冲宽度控制电路1600可以包括重定时寄存器1610、导通控制信号生成器1620和截止控制信号生成器1630。重定时寄存器1610可以与图5中所示的重定时寄存器510相同，并且省略了对其的重复说明。
导通控制信号生成器1620可以接收操作等待时间LAT、导通偏移信号OSE和导通裕度信号ODTON，以及可以生成导通控制信号ON。导通裕度信号ODTON可以包括与需要在发送器1580输出数据选通信号DQS的定时之前使能ODT信号ODTEN的时间裕度相对应的信息。操作等待时间LAT、导通偏移信号OSE和导通裕度信号ODTON可以由图15所示的模式寄存器1570提供。导通控制信号生成器1620可以通过对操作等待时间LAT、导通偏移信号OSE和导通裕度信号ODTON执行运算来生成导通控制信号ON。例如，导通控制信号生成器1620可以通过从操作等待时间LAT减去导通偏移信号OSE和导通裕度信号ODTON来生成导通控制信号ON。例如，当操作等待时间LAT对应于10、导通偏移信号OSE对应于2以及导通裕度信号ODTON对应于2时，导通控制信号ON可以对应于6。图2所示的第一导通定时控制电路211可以通过响应于导通控制信号ON而将第一输入信号INA延迟外部时钟信号CLKE和/或参考时钟信号RCLK的六个周期(即，第二分频时钟信号QCLK的三个周期)来生成偶数导通脉冲信号ONA。
截止控制信号生成器1630可以接收操作区段信息BL、截止偏移信号OSD和截止裕度信号ODTOFF，并且可以生成截止控制信号OFF。截止裕度信号ODTOFF可以包括与需要在发送器1580完成数据选通信号DQS的发送之后禁止ODT信号ODTEN的时间裕度相对应的信息。可以由图15所示的模式寄存器1570提供操作区段信息BL、截止偏移信号OSD和截止裕度信号ODTOFF。截止控制信号生成器1630可以通过对操作区段信息BL、截止偏移信号OSD和截止裕度信号ODTOFF执行运算来生成截止控制信号OFF。例如，截止控制信号生成器1630可以通过从操作区段信息BL减去截止偏移信号OSD并将截止裕度信号ODTOFF加到减法结果中来生成截止控制信号OFF。例如，当操作区段信息BL对应于16、截止偏移信号OSD对应于2以及截止裕度信号ODTOFF对应于2时，截止控制信号OFF可以对应于16。图2所示的第一截止定时控制电路212可以通过响应于截止控制信号OFF而将偶数导通脉冲信号ONA延迟外部时钟信号CLKE和/或参考时钟信号RCLK的16个周期(即，第一分频时钟信号QCLK的8个周期)来生成偶数截止脉冲信号OFFA。
图17是示出根据各种实施例的跨域电路1700的配置的示图。跨域电路1700可以用作图15所示的跨域电路1561。参照图17，跨域电路1700可以包括第一脉冲生成电路1711、第二脉冲生成电路1712、第三脉冲生成电路1713、优先级和选择控制电路1720、第一重定时电路1731、第二重定时电路1732和第三重定时电路1733。第一脉冲生成电路至第三脉冲生成电路1711、1712和1713中的每个可以是包括图1所示的第一同步信号生成电路110、第二同步信号生成电路120和门控电路140以及图16所示的脉冲宽度控制电路1600的元件。第一脉冲生成电路1711可以接收目标写入信号TWT并生成同步的目标写入信号TWTS。第二脉冲生成电路1712可以接收非目标写入信号NTWT并生成同步的非目标写入信号NTWTS。第三脉冲生成电路1713可以接收非目标读取信号NTRD并生成同步的非目标读取信号NTRDS。同步的目标写入信号TWTS、同步的非目标写入信号NTWTS和同步的非目标读取信号NTRDS中的至少一些可以具有相同的脉冲宽度。在一个实施例中，同步的目标写入信号TWTS、同步的非目标写入信号NTWTS和同步的非目标读取信号NTRDS可以具有不同的脉冲宽度。
优先级和选择控制电路1720可以接收同步的目标写入信号TWTS、同步的非目标写入信号NTWTS和同步的非目标读取信号NTRDS，并且可以从图15所示的模式寄存器1570接收第一电阻代码至第四电阻代码RTT1<0:2>、RTT2<0:2>、RTT3<0:2>和RTT4<0:2>。在同步的目标写入信号TWTS、同步的非目标写入信号NTWTS和同步的非目标读信号NTRDS中的至少两个已经被一起使能的状态下，优先级和选择控制电路1720可以基于优先级仅选择同步的目标写入信号TWTS、同步的非目标写入信号NTWTS和同步的非目标读取信号NTRDS中的任意一个。当同步的目标写入信号TWTS被使能时，优先级和选择控制电路1720可以在同步的目标写入信号TWTS已经被使能的区段中输出第二电阻代码RTT2<0:2>作为初步ODT信号ODTP<0:2>。当同步的非目标写入信号NTWTS被使能时，优先级和选择控制电路1720可以在同步的非目标写入信号NTWTS已经被使能的区段中输出第三电阻代码RTT3<0:2>作为初步ODT信号ODTP<0:2>。当同步的非目标读取信号NTRDS被使能时，优先级和选择控制电路1720可以在同步的非目标读取信号NTRDS已经被使能的区段中输出第四电阻代码RTT4<0:2>作为初步ODT信号ODTP<0:2>。在同步的目标写入信号TWTS、同步的非目标写入信号NTWT和同步的非目标读取信号NTRD都已经被禁止的状态下，优先级和选择控制电路1720可以将第一电阻代码RTT1<0:2>输出作为初步ODT信号ODTP<0:2>。例如，假设在同步的非目标写入信号NTWTS使能之后，同步的目标写入信号TWTS被使能的情况。优先级和选择控制电路1720可以输出第一电阻代码RTT1<0:2>作为初步ODT信号ODTP<0:2>，当同步的非目标写入信号NTWTS被使能时，可以停止第一电阻代码RTT1<0:2>的输出，并且可以输出第三电阻代码RTT3<0:2>作为初步ODT信号ODTP<0:2>。此后，当同步的目标写入信号TWTS被使能时，优先级和选择控制电路1720可以停止第三电阻代码RTT3<0:2>的输出，并且输出第二电阻代码RTT2<0:2>作为初步ODT信号ODTP<0:2>。当同步的目标写入信号TWTS被禁止时，优先级和选择控制电路1720可以停止第二电阻代码RTT2<0:2>的输出，并且输出第一电阻代码RTT1<0:2>作为初步ODT信号ODTP<0:2>。
第一重定时电路至第三重定时电路1731、1732和1733中的每个可以包括图8至图10所示的重定时电路800、900和1000中的任意一个。第一重定时电路至第三重定时电路1731、1732和1733可以接收第一门控时钟信号QCLK1和第二门控时钟信号QBCLK1。第一门控时钟信号QCLK1可以被输入到重定时电路800、900或1000的第一分频时钟信号QCLK来替换。第二门控时钟信号QBCLK1可以被输入到重定时电路800、900或1000的第二分频时钟信号QBCLK来替换。第一门控时钟信号QCLK1可以具有与图15所示的第二分频时钟信号QCLK基本相同的相位和频率。第二门控时钟信号QBCLK1可以具有与图15所示的第四分频时钟信号QBCLK基本相同的相位和频率。第一重定时电路1731可以基于第一门控时钟信号QCLK1和第二门控时钟信号QBCLK1通过重定时初步ODT信号ODTP<0>来生成ODT信号ODT<0>。第二重定时电路1732可以通过基于第一门控时钟信号QCLK1和第二门控时钟信号QBCLK1而对初步ODT信号ODTP<1>进行重定时来生成ODT信号ODT<1>。第三重定时电路1733可以通过基于第一门控时钟信号QCLK1和第二门控时钟信号QBCLK1而对初步ODT信号ODTP<2>进行重定时来生成ODT信号ODT<2>。优先级和选择控制电路1720可包括许多逻辑门控元件，因为它必须通过确定目标写入信号TWT、非目标写入信号NTWT和非目标读取信号NTRD的优先级来输出第一电阻代码至第四电阻代码RTT1<0:2>、RTT2<0:2>、RTT3<0:2>和RTT4<0:2>之一。取决于工艺变化和劣化，在包括许多逻辑门控元件的电路中可能发生延迟。此外，由于优先级和选择控制电路1720与时钟信号不同步地工作，因此可能在优先级和选择控制电路1720中发生异步延迟。在各种实施例中，第一重定时电路至第三重定时电路1731、1732和1733具有对由优先级和选择控制电路1720输出的信号进行重定时的结构。因此，第一重定时电路至第三重定时电路1731、1732和1733可以通过补偿由优先级和选择控制电路1720引起的初步ODT信号ODTP<0:2>的脉冲宽度或相位的改变来输出ODT信号ODT<0:2>。
跨域电路1700还可以包括时钟门控电路1740。时钟门控电路1740可以基于片上终结命令信号ODTC生成时钟使能信号CLKEN。当片上终结命令信号ODTC被使能时，时钟门控电路1740可以使能时钟使能信号CLKEN。片上终结命令信号ODTC可以是在目标写入信号TWT、非目标写入信号NTWT和非目标读取信号NTRD中的任意一个被使能时而被使能的信号。时钟门控电路1740还可以接收多功能命令信号MPC，并且可以基于片上终结命令信号ODTC和多功能命令信号MPC来生成时钟使能信号CLKEN。当片上终结命令信号ODTC和多功能命令信号MPC中的至少一个被使能时，时钟门控电路1740可以使能时钟使能信号CLKEN。多功能命令信号MPC可以是图15所示的内部命令信号ICMD之一，以及可以从命令信号CMD生成，该命令信号CMD可以被输入以改变第一电阻代码RTT1<0:2>的值。当接收到多功能命令信号MPC时，时钟门控电路1740可以使能时钟使能信号CLKEN，从而基于被改变的第一电阻代码RTT1<0:2>来输出ODT信号ODT<0:2>。因此，ODT信号ODT<0:2>的逻辑值可以从改变前的第一电阻代码RTT<0:2>更新为改变后的第一电阻代码RTT1<0:2>。
基于时钟使能信号CLKEN，时钟门控电路1740可以输出第二分频时钟信号QCLK作为第一门控时钟信号QCLK1以及输出第四分频时钟信号QBCLK作为第二门控时钟信号QBCLK1。当时钟使能信号CLKEN被使能时，时钟门控电路1740可以输出第二分频时钟信号QCLK作为第一门控时钟信号QCLK1以及输出第四分频时钟信号QBCLK作为第二门控时钟信号QBCLK1。
时钟门控电路1740可以包括或门1741、第一与非门1742、第二与非门1743、第三与非门1744和第四与非门1745。或门1741可接收片上终结命令信号ODTC和多功能命令信号MPC，并且可以输出时钟使能信号CLKEN。第一与非门1742可以接收第二分频时钟信号QCLK和时钟使能信号CLKEN。第二与非门1743可以接收第一与非门1742的输出和电源电压VDD，以及输出第一门控时钟信号QCLK1。电源电压VDD可以具有可以被确定为逻辑高电平的电压电平。第三与非门1744可以接收第四分频时钟信号QBCLK和电源电压VDD。第四与非门1745可以接收第三与非门1744的输出和时钟使能信号CLKEN，以及可以输出第二门控时钟信号QBCLK1。
尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，本文中所描述的装置和方法不应基于所描述的实施例而受到限制。

Claims (33)

1.一种信号生成电路，包括：
时钟分频电路，其被配置为对时钟信号进行分频以生成第一分频时钟信号和第二分频时钟信号；
第一同步信号生成电路，其被配置为同步于所述第一分频时钟信号将第一输入信号延迟以生成第一同步信号，并且被配置为基于导通控制信号和截止控制信号来调整所述第一同步信号的脉冲宽度；
第二同步信号生成电路，其被配置为同步于所述第二分频时钟信号将第二输入信号延迟以生成第二同步信号，并且被配置为基于所述导通控制信号和所述截止控制信号来调整所述第二同步信号的脉冲宽度；以及
重定时电路，其被配置为通过基于所述第一分频时钟信号和所述第二分频时钟信号而对初步输出信号进行重定时来生成输出信号，其中，从所述第一同步信号和所述第二同步信号中的至少一个生成所述初步输出信号。
2.根据权利要求1所述的信号生成电路，其中，所述第一分频时钟信号和所述第二分频时钟信号具有180度的相位差。
3.根据权利要求1所述的信号生成电路，其中，所述第一同步信号生成电路被配置为：
通过将所述第一输入信号延迟所述第一分频时钟信号的n个周期来生成偶数导通脉冲信号，其中n表示自然数；
基于所述偶数导通脉冲信号来确定所述第一同步信号的使能定时，其中，n基于所述导通控制信号来确定；
通过将所述偶数导通脉冲信号延迟所述第一分频时钟信号的m个周期来生成偶数截止脉冲信号，其中m表示自然数；以及
基于所述偶数截止脉冲信号来确定所述第一同步信号的禁止定时，其中，m基于所述截止控制信号来确定。
4.根据权利要求1所述的信号生成电路，其中，所述第一同步信号生成电路包括：
第一导通定时控制电路，其被配置为通过将所述第一输入信号延迟所述第一分频时钟信号的n个周期来生成偶数导通脉冲信号，其中n表示自然数，并且其中n基于所述导通控制信号来确定；
第一截止定时控制电路，其被配置为通过将所述偶数导通脉冲信号延迟所述第一分频时钟信号的m个周期来生成m个偶数截止脉冲信号，其中m表示自然数，并且其中m基于所述截止控制信号来确定；以及
第一脉冲加法器，其被配置为通过将所述偶数导通脉冲信号和所述m个偶数截止脉冲信号相加来生成所述第一同步信号。
5.根据权利要求1所述的信号生成电路，其中，所述第二同步信号生成电路被配置为：
通过将所述第二输入信号延迟所述第二分频时钟信号的n个周期来生成奇数导通脉冲信号，其中n表示自然数；
基于所述奇数导通脉冲信号来确定所述第二同步信号的使能定时，其中，n基于所述导通控制信号来确定；
通过将所述奇数导通脉冲信号延迟所述第二分频时钟信号的m个周期来生成奇数截止脉冲信号，其中m表示自然数；以及
基于所述奇数截止脉冲信号来确定所述第二同步信号的禁止定时，其中，m基于所述截止控制信号来确定。
6.根据权利要求1所述的信号生成电路，其中，所述第二同步信号生成电路包括：
第二导通定时控制电路，其被配置为通过将所述第二输入信号延迟所述第二分频时钟信号的n个周期来生成奇数导通脉冲信号，其中n表示自然数，并且其中n基于所述导通控制信号来确定；
第二截止定时控制电路，其被配置为通过将所述奇数导通脉冲信号延迟所述第二分频时钟信号的m个周期来生成m个奇数截止脉冲信号，其中m表示自然数，并且其中m基于所述截止控制信号来确定；以及
第二脉冲加法器，其被配置为通过将所述奇数导通脉冲信号和所述m个奇数截止脉冲信号相加来生成所述第二同步信号。
7.根据权利要求1所述的信号生成电路，其中，所述重定时电路包括：
第一触发器，其被配置为同步于所述第一分频时钟信号输出所述初步输出信号；
第二触发器，其被配置为同步于所述第二分频时钟信号输出所述初步输出信号；以及
逻辑门，其被配置为通过对所述第一触发器的输出和所述第二触发器的输出进行门控来生成所述输出信号。
8.根据权利要求7所述的信号生成电路，其中，所述逻辑门包括与门和或门其中之一。
9.根据权利要求1所述的信号生成电路，其中，所述重定时电路包括：
第一触发器，其被配置为同步于第一延迟时钟信号输出所述初步输出信号；
第二触发器，其被配置为同步于第二延迟时钟信号输出所述初步输出信号；
第一逻辑门，其被配置为对所述第一触发器的输出和所述第二触发器的输出进行门控；
第三触发器，其被配置为同步于所述第一分频时钟信号输出所述第一逻辑门的输出；
第四触发器，其被配置为同步于所述第二分频时钟信号输出所述第一逻辑门的输出；以及
第二逻辑门，其被配置为通过对所述第三触发器的输出和所述第四触发器的输出进行门控来生成所述输出信号，
其中，通过将所述第一分频时钟信号延迟一个时间间隔来生成所述第一延迟时钟信号，以及
其中，通过将所述第二分频时钟信号延迟所述时间间隔来生成所述第二延迟时钟信号。
10.根据权利要求9所述的信号生成电路，其中：
所述第一逻辑门包括与门和或门其中之一；以及
所述第二逻辑门包括与门和或门其中之一。
11.根据权利要求1所述的信号生成电路，其中，所述重定时电路包括：
第一触发器，其被配置为同步于第一延迟时钟信号输出所述初步输出信号；
第二触发器，其被配置为同步于第二延迟时钟信号输出所述初步输出信号；
第三触发器，其被配置为同步于所述第一分频时钟信号输出所述第一触发器的输出；
第四触发器，其被配置为同步于所述第二分频时钟信号输出所述第二触发器的输出；以及
逻辑门，其被配置为通过对所述第三触发器的输出和所述第四触发器的输出进行门控来生成所述输出信号，
其中，通过将所述第一分频时钟信号延迟一个时间间隔来生成所述第一延迟时钟信号，以及
其中，通过将所述第二分频时钟信号延迟所述时间间隔来生成所述第二延迟时钟信号。
12.根据权利要求11所述的信号生成电路，其中，所述逻辑门包括与门和或门其中之一。
13.根据权利要求1所述的信号生成电路，还包括：脉冲宽度控制电路，其被配置为基于操作等待时间、操作区段信息和重定时等待时间来生成所述导通控制信号和所述截止控制信号。
14.根据权利要求13所述的信号生成电路，其中，所述重定时等待时间基于在所述重定时电路中发生的延迟量来设定。
15.根据权利要求13所述的信号生成电路，其中，所述脉冲宽度控制电路包括：
重定时寄存器，其被配置为基于地址信号来输出与所述重定时等待时间相对应的导通偏移信号和截止偏移信号；
导通控制信号生成器，其被配置为通过对所述操作等待时间和所述导通偏移信号进行计算来生成所述导通控制信号；以及
截止控制信号生成器，其被配置为通过对所述操作区段信息和所述截止偏移信号进行计算来生成所述截止控制信号。
16.根据权利要求13所述的信号生成电路，其中：
所述重定时电路包括至少一个可编程重定时模块，所述可编程重定时模块被配置为通过基于所述第一分频时钟信号和所述第二分频时钟信号而对所述初步输出信号进行重定时来生成所述输出信号；以及
基于模式信号和旁路信号来确定所述至少一个可编程重定时模块的重定时等待时间。
17.根据权利要求16所述的信号生成电路，其中，所述至少一个可编程重定时模块包括第一输入端子、第二输入端子、第一输出端子和第二输出端子，并且还包括：
第一触发器，其被配置为通过使经由所述第一输入端子接收的信号与所述第一分频时钟信号同步来输出输出；
第二触发器，其被配置为通过使经由所述第二输入端子接收的信号与所述第二分频时钟信号同步来输出输出；
与门，其被配置为通过对所述第一触发器的输出和所述第二触发器的输出进行“与”门控来输出输出；
或门，其被配置为通过对所述第一触发器的输出和所述第二触发器的输出进行“或”门控来输出输出；
第一多路复用器，其被配置为基于所述模式信号来输出所述与门的输出和所述或门的输出中的一个；
第二多路复用器，其被配置为基于所述旁路信号来将所述第一触发器的输出和所述第一多路复用器的输出中的一个输出至所述第一输出端子；以及
第三多路复用器，其被配置为基于所述旁路信号来将所述第二触发器的输出和所述第一多路复用器的输出中的一个输出至所述第二输出端子。
18.根据权利要求16所述的信号生成电路，其中，所述脉冲宽度控制电路还被配置为基于地址信号来生成所述模式信号和所述旁路信号。
19.一种信号生成电路，包括：
时钟分频器，其被配置为对时钟信号进行分频以生成第一分频时钟信号和第二分频时钟信号；
导通脉冲生成电路，其被配置为基于所述第一分频时钟信号和导通控制信号来延迟第一输入信号以生成偶数导通脉冲信号，并且被配置为基于所述第二分频时钟信号和所述导通控制信号来延迟第二输入信号以生成奇数导通脉冲信号；
截止脉冲生成电路，其被配置为基于所述第一分频时钟信号和截止控制信号来延迟所述偶数导通脉冲信号和所述奇数导通脉冲信号其中之一，以生成多个偶数截止脉冲信号，并且被配置为基于所述第二分频时钟信号和所述截止控制信号来延迟所述偶数导通脉冲信号和所述奇数导通脉冲信号其中之一，以生成多个奇数截止脉冲信号；
脉冲加法电路，其被配置为将所述偶数导通脉冲信号和所述奇数导通脉冲信号其中之一与所述多个偶数截止脉冲信号进行组合以生成第一同步信号，并且被配置为将所述偶数导通脉冲信号和所述奇数导通脉冲信号其中之一与所述多个奇数截止脉冲信号进行组合以生成第二同步信号；以及
重定时电路，其被配置为通过基于所述第一分频时钟信号和所述第二分频时钟信号而对从所述第一同步信号和所述第二同步信号其中之一生成的初步输出信号进行重定时来生成输出信号。
20.根据权利要求19所述的信号生成电路，其中：
从同步于所述时钟信号的奇数编号的边沿接收的信号中生成所述第一输入信号；以及
从同步于所述时钟信号的偶数编号的边沿接收的信号中生成所述第二输入信号。
21.根据权利要求19所述的信号生成电路，其中，所述第一分频时钟信号和所述第二分频时钟信号具有180度的相位差。
22.根据权利要求19所述的信号生成电路，其中：
同步于所述时钟信号的奇数编号的下降沿生成所述第一分频时钟信号；以及
同步于所述时钟信号的偶数编号的下降沿生成所述第二分频时钟信号。
23.根据权利要求19所述的信号生成电路，其中，所述导通脉冲生成电路包括：
第一导通定时控制电路，其被配置为通过将所述第一输入信号延迟所述第一分频时钟信号的n个周期来生成所述偶数导通脉冲信号，其中n表示自然数，并且其中n基于导通控制信号来确定；以及
第二导通定时控制电路，其被配置为通过将所述第二输入信号延迟所述第二分频时钟信号的n个周期来生成所述奇数导通脉冲信号。
24.根据权利要求23所述的信号生成电路，其中，所述截止脉冲生成电路包括：
第一截止定时控制电路，其被配置为通过将所述偶数导通脉冲信号和所述奇数导通脉冲信号其中之一延迟所述第一分频时钟信号的m个周期来生成m个偶数截止脉冲信号，其中m表示自然数，其中m基于所述截止控制信号来确定；以及
第二截止定时控制电路，其被配置为通过将所述偶数导通脉冲信号和所述奇数导通脉冲信号其中之一延迟所述第二分频时钟信号的m个周期来生成m个奇数截止脉冲信号。
25.根据权利要求24所述的信号生成电路，还包括开关电路，所述开关电路被配置为基于所述导通控制信号来将所述偶数导通脉冲信号输出至所述第一截止定时控制电路和所述第二截止定时控制电路其中之一，以及输出所述奇数导通脉冲信号至所述第一截止定时控制电路和所述第二截止定时控制电路其中之一。
26.根据权利要求19所述的信号生成电路，其中，所述脉冲加法电路包括：
第一脉冲加法器，其被配置为通过将所述偶数导通脉冲信号和所述奇数导通脉冲信号其中之一与所述多个偶数截止脉冲信号相加来生成所述第一同步信号；以及
第二脉冲加法器，其被配置为通过将所述偶数导通脉冲信号和所述奇数导通脉冲信号其中之一与所述多个奇数截止脉冲信号相加来生成所述第二同步信号。
27.根据权利要求19所述的信号生成电路，其中，所述重定时电路包括：
第一触发器，其被配置为同步于所述第一分频时钟信号输出所述初步输出信号；
第二触发器，其被配置为同步于所述第二分频时钟信号输出所述初步输出信号；以及
逻辑门，其被配置为通过对所述第一触发器的输出和所述第二触发器的输出进行门控来生成所述输出信号。
28.根据权利要求27所述的信号生成电路，其中，所述逻辑门包括与门和或门其中之一。
29.根据权利要求19所述的信号生成电路，其中，所述重定时电路包括：
第一触发器，其被配置为同步于第一延迟时钟信号输出所述初步输出信号；
第二触发器，其被配置为同步于第二延迟时钟信号输出所述初步输出信号；
第一逻辑门，其被配置为对所述第一触发器的输出和所述第二触发器的输出进行门控；
第三触发器，其被配置为同步于所述第一分频时钟信号输出所述第一逻辑门的输出；
第四触发器，其被配置为同步于所述第二分频时钟信号输出所述第一逻辑门的输出；以及
第二逻辑门，其被配置为通过对所述第三触发器的输出和所述第四触发器的输出进行门控来生成所述输出信号，
其中，通过将所述第一分频时钟信号延迟一个时间间隔来生成所述第一延迟时钟信号，以及
其中，通过将所述第二分频时钟信号延迟所述时间间隔来生成所述第二延迟时钟信号。
30.根据权利要求29所述的信号生成电路，其中：
所述第一逻辑门包括与门和或门其中之一；以及
所述第二逻辑门包括与门和或门其中之一。
31.根据权利要求19所述的信号生成电路，其中，所述重定时电路包括：
第一触发器，其被配置为同步于第一延迟时钟信号输出所述初步输出信号；
第二触发器，其被配置为同步于第二延迟时钟信号输出所述初步输出信号；
第三触发器，其被配置为同步于所述第一分频时钟信号输出所述第一触发器的输出；
第四触发器，其被配置为同步于所述第二分频时钟信号输出所述第二触发器的输出；以及
逻辑门，其被配置为通过对所述第三触发器的输出和所述第四触发器的输出进行门控来生成所述输出信号，
其中，通过将所述第一分频时钟信号延迟一个时间间隔来生成所述第一延迟时钟信号，以及
其中，通过将所述第二分频时钟信号延迟所述时间间隔来生成所述第二延迟时钟信号。
32.根据权利要求19所述的信号生成电路，还包括：脉冲宽度控制电路，其被配置为基于操作等待时间、操作区段信息和重定时等待时间来生成所述导通控制信号和所述截止控制信号。
33.根据权利要求32所述的信号生成电路，其中，所述脉冲宽度控制电路包括：
重定时寄存器，其被配置为基于地址信号来输出与所述重定时等待时间相对应的导通偏移信号和截止偏移信号，其中，所述重定时等待时间基于所述重定时电路的延迟量来确定；
导通控制信号生成器，其被配置为通过对所述操作等待时间和所述导通偏移信号进行计算来生成所述导通控制信号；以及
截止控制信号生成器，其被配置为通过对所述操作区段信息和所述截止偏移信号进行计算来生成所述截止控制信号。
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Sequential Symbol Synchronizers based on Pulse Comparation at Half Rate;António D. Reis等;《2010 Fifth International Conference on Digital Telecommunications》;第164-167页 *
一种采用半速结构的CMOS串行数据收发器的设计;黄林等;《半导体学报》;第26卷(第1期);第180-186页 *

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