CN105406842A - 半导体器件的输出时序控制电路及其方法 - Google Patents

Abstract

一种半导体装置的输出时序控制电路，可以包括：选通信号发生路径，其被配置成控制内部信号的等待时间和延迟时间，并且产生选通信号。输出时序控制电路可以包括：第一检测块，其被配置成检测选通信号与时钟信号的相位差，并且根据检测到的相位差来控制延迟时间。输出时序控制电路可以包括：第二检测块，其被配置成检测选通信号与内部信号的等待时间差，并且根据检测到的等待时间差来控制等待时间。内部信号可以根据通过选通信号发生路径而接收到的命令的预设时序来产生。

Description

半导体器件的输出时序控制电路及其方法

相关申请的交叉引用

本申请要求2014年9月5日向韩国知识产权局提交的申请号为10-2014-0118856的韩国专利申请的优先权，其全部内容通过引用并入于此。

技术领域

各种实施例总体而言涉及一种半导体器件，更具体地，涉及一种半导体器件的输出时序控制电路及其方法。

背景技术

半导体器件可以使用延迟锁定环(DLL)。延迟锁定环可以用于补偿选通信号和时钟信号的偏斜(skew)，选通信号用于将数据输出时序通知到数据接收器件。

而且，可以使用域交叉电路(domaincrossingcircuit)。域交叉电路可以用于补偿由延迟锁定环引起的时钟域差。

然而，在延迟锁定环的情况下，可能引起涉及电源关闭后的锁定时间的问题。电源关闭后的锁定时间可以是长的，并且待机模式中的电流消耗可以是大量的。

进一步地，可能存在由于布局界限(layoutmargin)减小而引起的问题，布局界限减小是由于延迟锁定环和域交叉电路的电路面积的增加。

发明内容

在一个实施例中，半导体器件的输出时序控制电路可以包括选通(strobe)信号发生路径，其被配置成控制内部信号的等待时间(latency)和延迟时间。选通信号发生路径可以产生选通信号。输出时序控制电路可以包括第一检测块，其被配置成检测选通信号和时钟信号的相位差，并且根据检测到的相位差来控制延迟时间。输出时序控制电路可以包括第二检测块，其被配置成检测选通信号和内部信号的等待时间差，并且根据检测到的等待时间差来控制等待时间。可以根据由选通信号发生路径接收到的命令的预设时序来产生内部信号。

在一个实施例中，半导体器件的输出时序控制电路可以包括选通信号发生路径，其被配置成响应于延迟控制信号而控制内部信号的相位。可以根据读取命令来产生内部信号。选通信号发生路径可以被配置成响应于读取等待时间和等待时间补偿码而控制内部信号的等待时间，并且产生选通信号。输出时序控制电路可以包括第一检测块，其被配置成检测反馈选通信号和延迟时钟信号的相位差，并且根据检测到的相位差来产生延迟控制信号。输出时序控制电路可以包括第二检测块，其被配置成检测反馈选通信号和内部信号的等待时间差，并且根据检测到的等待时间差来控制等待时间补偿码。

在一个实施例中，半导体器件的输出时序控制方法可以包括检测选通信号和时钟信号的相位差。半导体器件的输出时序控制方法可以包括根据相位差来控制选通信号的相位。半导体器件的输出时序控制方法可以包括检测用于补偿内部信号和选通信号的等待时间差的等待时间补偿码。半导体器件的输出时序控制方法可以包括根据等待时间补偿码来控制读取等待时间。

附图说明

图1是图示根据一个实施例的半导体器件的输出时序控制电路的示例代表的框图。

图2是图示图1中所图示的输出使能信号发生块的示例代表的电路图。

图3是图示图1中所图示的第二检测块的配置的示例代表的框图。

图4是图示图3中所图示的触发单元的示例代表的电路图。

图5是图4中所图示的触发单元的操作时序图的示例代表。

图6是用于帮助解释根据一个实施例的半导体器件的输出时序控制方法的流程图的示例代表。

图7是根据一个实施例的半导体器件的输出时序控制电路的操作时序图的示例代表。

图8图示使用如上关于图1至图7所讨论的根据实施例的输出时序控制方法的系统和/或包括如上关于图1至图7所讨论的、根据实施例的输出时序控制电路的系统的代表示例的框图。

具体实施方式

在下文中，将在下面通过实施例的各种示例、参考附图来描述一种半导体器件的输出时序控制电路及其方法。

各种实施例可以针对一种半导体装置的输出时序控制电路及其方法，该输出时序控制电路能够将补偿选通的偏斜所需要的时间最小化、减少电流消耗以及减小电路面积。

参考图1，根据一个实施例的半导体装置的输出时序控制电路100可以包括选通信号发生路径101、反馈路径102以及接收器103。半导体器件的输出时序控制电路100可以包括第一检测块300、第二检测块400以及控制块500。

选通信号发生路径101可以被配置成控制内部信号iCAS的等待时间和延迟时间。可以根据命令CMD来产生内部信号iCAS。选通信号发生路径101可以产生选通信号DQS。

命令CMD可以从输出时序控制电路或半导体装置的外部提供，或者可以在输出时序控制电路或半导体装置之内内部地产生，并且可以包括读取命令。

选通信号DQS可以是用于将数据输出时序通知给接收数据的器件的信号。

选通信号发生路径101可以被配置成产生选通信号DQS。选通信号DQS可以响应于内部信号iCAS、等待时间补偿码CNT以及延迟控制信号CTRL而产生。内部信号iCAS可以通过对命令CMD译码来产生。

选通信号发生路径101可以包括接收器(RX)110、命令译码器120以及输出使能信号发生块130。选通信号发生路径101可以包括逻辑门140、中继器150以及延迟时间控制块160。选通信号发生路径101可以包括多路复用块170和发送器(TX)180。

接收器110可以被配置成从输出时序控制电路100外部的器件接收命令CMD。

命令译码器120可以被配置成根据延迟时钟信号CLKD来译码通过接收器110接收到的或内部产生的命令CMD，并且产生内部信号iCAS。

输出使能信号发生块130可以被配置成根据读取等待时间RL、等待时间补偿码CNT以及延迟时钟信号CLKD来控制内部信号iCAS的等待时间，并且产生输出使能信号OUTEN。

输出使能信号发生块130可以被配置成基于延迟时钟信号CLKD、通过根据读取等待时间RL和等待时间补偿码CNT而控制的等待时间来偏移内部信号iCAS，并且将输出使能信号OUTEN输出。

逻辑门140可以被配置成输出与延迟时钟信号CLKD同步的输出使能信号OUTEN。

中继器150可以被配置成缓冲逻辑门140的输出，并且输出结果信号。

延迟时间控制块160可以配置成根据延迟控制信号CTRL来控制已通过逻辑门140和中继器150的输出使能信号OUTEN的延迟时间，并且输出结果信号。

延迟时间控制块160可以通过控制已通过逻辑门140和中继器150的输出使能信号OUTEN的延迟时间来控制输出使能信号OUTEN的相位。

多路复用块170可以被配置成响应于延迟时间控制块160的输出而输出逻辑高信号或逻辑低信号，从而产生选通信号DQS。

多路复用块170可以输出电源电平作为逻辑高信号(即预定电平)。多路复用块170可以输出接地电平作为逻辑低信号(即预定电平)。

发送器180可以通过输出焊垫而将选通信号DQS输出至外部。

第一检测块300可以被配置成检测选通信号DQS与时钟信号CLK之间的相位差tDQSCK(未示出)，并且根据检测到的相位差tDQSCK来控制选通信号发生路径101的延迟时间。

选通信号DQS可以经由反馈路径102作为反馈选通信号DQS_FB而被提供至第一检测块300。

时钟信号CLK可以经由接收器103作为延迟时钟信号CLKD而被提供至第一检测块300。

第一检测块300可以被配置成检测反馈选通信号DQS_FB和延迟时钟信号CLKD的相位差。第一检测块300可以被配置成产生用于根据检测到的相位差来控制选通信号发生路径的延迟时间的延迟控制信号CTRL。

第一检测块300可以包括触发器(flip-flop)310、寄存器320以及中继器330。

触发器310可以被配置成基于延迟时钟信号CLKD来储存反馈选通信号DQS_FB的值。

寄存器320可以被配置成储存触发器310的输出。寄存器320可以被配置成输出储存的值作为延迟控制信号CTRL。

中继器330可以被配置成将延迟时钟信号CLKD传送至触发器310。

第二检测块400可以被配置成检测选通信号DQS与内部信号iCAS之间的等待时间差。第二检测块400可以被配置成根据检测到的等待时间差来控制内部信号iCAS的等待时间。

选通信号DQS可以经由反馈路径102作为反馈选通信号DQS_FB而被提供至第二检测块400。

第二检测块400可以被配置成检测反馈选通信号DQS_FB和内部信号iCAS的等待时间差。第二检测块400可以被配置成产生用于根据检测到的等待时间差来控制内部信号iCAS的等待时间的等待时间补偿码CNT。

控制块500可以产生命令CMD，使得内部信号iCAS在基于模式寄存器设定信号MRS确定的时序处产生。

控制块500可以被配置成控制第一检测块300和第二检测块400的激活时段，以符合基于模式寄存器设定信号MRS设定的序列。

控制块500可以被配置成基于模式寄存器设定信号MRS来在半导体装置的初始化时段之后去激活第一检测块300和第二检测块400。

反馈路径102可以被配置成将施加至输出焊垫的选通信号DQS作为反馈选通信号DQS_FB而传送至第一检测块300和第二检测块400。

反馈路径102可以包括接收器190。反馈路径102可以包括中继器200。

接收器103可以被配置成通过焊垫从输出时序控制电路100的外部接收时钟信号CLK，并且输出延迟时钟信号CLKD。

参考图2，输出使能信号发生块130可以包括减法单元131和偏移器132。

减法单元131可以被配置成计算读取等待时间RL和等待时间补偿码CNT的差值，并且产生受控等待时间RL_M<N:1>。

偏移器132可以被配置成将通过遵照受控等待时间RL_M<N:1>、基于延迟时钟信号CLKD来偏移内部信号iCAS而产生的信号输出作为输出使能信号OUTEN。

偏移器132可以包括多个单元偏移部133。

可以通过多路复用器134和触发器135来配置每个单元偏移部133。

多路复用器134可以被配置成根据受控等待时间RL_M<N:1>之中的被输入至其的信号位来选择并输出内部信号iCAS和前一级(previousstage)的触发器135的输出(在初始多路复用器134的示例中是接地电平)中的一个。

触发器135可以被配置成基于延迟时钟信号CLKD来接收多路复用器134的输出，并且将其传送至后一级(nextstage)的多路复用器134。

输出使能信号OUTEN可以从最后一级的触发器135输出。

参考图3(也见图1)，第二检测块400可以包括第一延迟单元410至第三延迟单元430、触发单元440以及第一计数器450。第二检测块400可以包括第二计数器460、第一减法单元470以及第二减法单元480。

第一延迟单元410至第三延迟单元430可以被配置成具有分别与反馈延迟时间tFB、0.5tCK以及命令延迟时间tC相同的延迟时间。

反馈延迟时间tFB可以是作为电路配置的反馈路径102(即，接收器190和中继器200)(见图1)的信号处理时间，其与用于通过使用选通信号DQS来产生反馈选通信号DQS_FB的延迟时间相对应。

接收器103和中继器330的信号处理时间可以具有与反馈延迟时间tFB相同的值(见图1)。

0.5tCK可以是对应于时钟信号CLK的一半周期的时间。

命令延迟时间tC可以是自从外部接收到的命令CMD的输入到内部信号iCAS的产生的时间(见图1)。

第一延迟单元410可以将内部信号iCAS延迟反馈延迟时间tFB，并且产生第一延迟信号CMDC。

第二延迟单元420可以将第一延迟信号CMDC延迟0.5tCK，并且产生第二延迟信号CMDC_05。

第三延迟单元430可以将反馈选通信号DQS_FB延迟命令延迟时间tC，并且产生第三延迟信号DQS_FBD。

内部信号iCAS和反馈选通信号DQS_FB通过不同的信号路径而被提供至第二检测块400。

为了第二检测块400的精确检测操作，应该补偿内部信号iCAS和反馈选通信号DQS_FB的相应的延迟时间。

第二检测块400可以通过第三延迟单元430来补偿用于反馈选通信号DQS_FB的命令延迟时间tC，并且通过第一延迟单元410来补偿用于内部信号iCAS的反馈延迟时间tFB。

第二延迟单元420可以被增加以确保第二检测块400的操作容限(即，设置/保持(S/H)时间)。

触发单元440可以被配置成在第三延迟信号DQS_FBD被激活之后产生第二延迟信号CMDC_05的脉冲之中的脉冲作为触发信号PD_CLK。

第一计数器450可以被配置成计数第一延迟信号CMDC。第一延迟信号CMDC从第一延迟单元410输出并且由第一计数器450接收。

第二计数器460可以被配置成计数触发信号PD_CLK。触发信号PD_CLK从触发单元440输出并且由第二计数器460接收。

第一减法单元470可以被配置成从第一计数器450的输出减去第二计数器460的输出，并且产生选通等待时间M。

第二减法单元480可以被配置成从选通等待时间M减去读取等待时间RL，并且产生等待时间补偿码CNT。

参考图4，触发单元440可以包括电平信号发生部441、对齐部442和443、驱动器444以及锁存器445。

电平信号发生部441可以被配置成产生电平信号DQS_FBLT。电平信号DQS_FBLT可以响应于第三延迟信号DQS_FBD而产生。

电平信号发生部441可以被配置成响应于第三延迟信号DQS_FBD的上升沿来将电平信号DQS_FBLT转换至高电平。

电平信号发生部441可以被配置成重置电平信号DQS_FBLT。电平信号DQS_FBLT可以响应于复位信号RST而被重置。

电平信号发生部441可以包括SR锁存器。

对齐部442和443可以被配置成将电平信号DQS_FBLT与第二延迟信号CMDC_05的下降沿对齐，并且输出计数使能信号ENC。

对齐部442和443可以被配置成在第二延迟信号CMDC_05的高电平持续时间期间锁存计数使能信号ENC。

对齐部442可以包括三态反相器和反相器。

在反相器的输出信号CB为高电平且第二延迟信号CMDC_05为低电平的示例中，对齐部442的三态反相器传递电平信号DQS_FBLT。

对齐部443可以包括三态反相器和反相器。

对齐部443的三态反相器将对齐部442的输出信号CB反相，并且输出计数使能信号ENC。

在对齐部442的输出信号CB为低电平且第二延迟信号CMDC_05为高电平的示例中，对齐部443锁存计数使能信号ENC。

驱动器444可以被配置成在计数使能信号ENC被激活的时段期间，即例如，在计数使能信号ENC为高电平的时段期间，响应于第二延迟信号CMDC_05，而产生触发信号PD_CLK。

锁存器445可以被配置成锁存触发信号PD_CLK。

以下将参考图5来描述触发单元440的操作。

第三延迟信号DQS_FBD由复位信号RST重置为低电平。

第一延迟信号CMDC和第二延迟信号CMDC_05通过使用内部信号iCAS来产生。

电平信号DQS_FBLT根据第三延迟信号DQS_FBD的上升沿而转换至高电平。

在实际操作中，电平信号DQS_FBLT可以不与第二延迟信号CMDC_05的下降沿对齐。

因此，通过图4的对齐部442和443，电平信号DQS_FBLT与第二延迟信号CMDC_05的下降沿对齐，并且计数使能信号ENC在对齐部442和443的内部延迟时间之后被激活。

第二延迟信号CMDC_05的脉冲之中的计数使能信号ENC被激活后的脉冲被输出为触发信号PD_CLK。

也就是说，与内部信号iCAS和选通信号DQS的等待时间差相对应的脉冲信号被输出为触发信号PD_CLK。

以下将参考图6和图7来描述根据一个实施例的半导体装置的输出时序控制电路100的操作。

执行tDQSCK检测操作(检测tDQSCK)(即，用于检测选通信号DQS和时钟信号CLK的相位差的操作)(S100)。

控制块500响应于模式寄存器设定信号MRS而激活第一检测块300。

控制块500通过经由命令CMD控制命令译码器120而导致产生内部信号iCAS。

通过内部信号iCAS来产生选通信号DQS。

第一检测块300通过使用反馈选通信号DQS_FB和延迟时钟信号CLKD来检测相位差tDQSCK。

执行用于控制选通信号DQS的相位的操作(控制DQS相位)(S200)。

第一检测块300通过检测到的相位差tDQSCK来控制选通信号发生路径101的延迟时间，并且控制选通信号DQS的相位。

执行用于检测等待时间补偿码CNT的操作(检测等待时间补偿码)(S300)。

控制块500去激活第一检测块300，然后激活第二检测块400。

控制块500通过命令CMD来控制命令译码器120，使得内部信号iCAS产生。

通过内部信号iCAS来产生选通信号DQS。

图7图示了读取等待时间RL*tCK为3tCK作为示例。

通过从第一延迟信号CMDC的计数值减去触发信号PD_CLK的计数值，从由控制块500产生的命令CMD到选通信号DQS产生时的时间的等待时间(即，选通等待时间M*tCK)被检测。

由于第一延迟信号CMDC为8tCK且触发信号PD_CLK为3tCK，所以选通等待时间M*tCK可以为5tCK。

选通等待时间M*tCK与读取等待时间RL*tCK的差可以为用于控制预设的读取等待时间RL*tCK的等待时间补偿码CNT的值。

由于选通等待时间M*tCK为5tCK且读取等待时间RL*tCK为3tCK，所以2tCK可以是等待时间补偿码CNT的值。

执行用于控制读取等待时间RL的操作(控制读取等待时间)(S400)。

输出使能信号发生块130可以执行用于通过根据由从预设的读取等待时间RL减去等待时间补偿码CNT而产生的值偏移内部信号iCAS来控制读取等待时间RL的操作，从而产生输出使能信号OUTEN。

在用于控制读取等待时间RL的操作(S400)被完成之后，控制块500去激活第二检测块400(结束)。

可以在半导体装置的初始化过程中执行上述过程S100至S400，并且可以做出设定，使得控制块500、第一检测块300、第二检测块400不在正常操作模式或待机模式下操作。

从上述描述明显的是，在实施例中，在半导体装置的初始化过程中可以快速实现DQS相位校正和等待时间控制，并且在待机模式中可以不引起电流消耗。

上述讨论的输出时序控制电路和方法(见图1-图7)在存储器件、处理器和计算机系统的设计中特别有用。例如，参考图8，采用根据实施例的输出时序控制方法的系统和/或包括根据实施例的输出时序控制电路的系统的框图被图示并且通常由附图标记1000指定。系统1000可以包括一个或更多个处理器或中央处理单元(CPU)1100。CPU1100可以单独使用或与其他CPU组合使用。虽然将主要以单数形式指示CPU1100，但是本领域技术人员将理解的是，可以实现具有任意数目的物理或逻辑CPU的系统。

芯片组1150可以可操作地耦合至CPU1100。芯片组1150为用于CPU1100与系统1000的其他组件之间的信号的通信路径。其他组件可以包括存储器控制器1200、输入/输出(I/O)总线1250以及磁盘驱动控制器1300。根据系统的配置，可以通过芯片组1150来传输若干不同信号中的任意一个，并且本领域技术人员将认识到，在不改变系统的基本特性的情况下，能够容易地调整贯穿系统1000的信号的路径。

如上所述，存储器控制器1200可以可操作地耦合至芯片组1150。存储器控制器1200可以包括至少一个如上面参考图1-图7讨论的输出时序控制电路和/或采用至少一种如上面参考图1-图7讨论的输出时序控制方法。因此，存储器控制器1200能够通过芯片组1150而接收从CPU1100提供的请求。在替代实施例中，存储器控制器1200可以集成到芯片组1150中。存储器控制器1200可以可操作地耦合到一个或更多个存储器件1350。在一个实施例中，存储器件1350可以包括如上面关于图1-图7讨论的输出时序控制电路和/或采用至少一种如上面关于图1-图7讨论的输出时序控制方法，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以为若干工业标准存储器类型(包括但不限于，单列直插式存储器模块(SIMM)和双列直插式存储器模块(DIMM))中的任意一种。而且，存储器件1350可以通过储存指令与数据两者来辅助外部数据储存设备的安全移除。

芯片组1150还可以耦合至I/O总线1250。I/O总线1250可以充当用于从芯片组1150至I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以采用若干通信协议中的任意一种以与I/O设备1410、1420和1430通信。而且，I/O总线1250可以被集成在芯片组1150中。

磁盘驱动控制器1300(即，内部磁盘驱动器)也可以可操作地耦合至芯片组1150。磁盘驱动控制器1300可以充当芯片组1150与一个或更多个内部磁盘驱动器1450之间的通信路径。内部磁盘驱动器1450可以通过储存指令和数据两者来辅助外部数据储存设备的断开。磁盘驱动控制器1300和内部磁盘驱动器1450可以使用几乎任何类型的通信协议(包括上面所提及的关于I/O总线1250的所有协议)来彼此通信或与芯片组1150通信。

重要的是要注意，上面关于图8所描述的系统1000仅是采用如上面参考图1-图7所讨论的输出时序控制方法和/或包括如上面参考图1-图7所讨论的输出时序控制电路的系统的一个示例。在替代实施例(诸如，蜂窝电路或数字相机)中，组件可以不同于图8中图示的实施例。

虽然上面已经描述了各种实施例，但是本领域技术人员应当理解，描述的实施例仅作为示例。因此，不应当基于所描述的实施例来限制本文中描述的半导体装置的输出时序控制电路及其方法。

通过以上实施例可以看出，本发明提供以下技术方案。

技术方案1.一种半导体装置的输出时序控制电路，包括：

选通信号发生路径，其被配置成控制根据命令而产生的内部信号的等待时间和延迟时间，并且产生选通信号；

第一检测块，其被配置成检测选通信号与时钟信号的相位差，并且根据检测到的相位差来控制延迟时间；

第二检测块，其被配置成检测选通信号与内部信号的等待时间差，并且根据检测到的等待时间差来控制等待时间；以及

控制块，其被配置成根据预设时序来产生命令。

技术方案2.根据技术方案1所述的输出时序控制电路，其中，所述命令包括读取命令。

技术方案3.根据技术方案1所述的输出时序控制电路，其中控制块被配置成基于模式寄存器设定信号来产生命令。

技术方案4.根据技术方案1所述的输出时序控制电路，其中控制块被配置成基于模式寄存器设定信号来控制第一检测块和第二检测块的激活时段。

技术方案5.根据技术方案1所述的输出时序控制电路，其中控制块被配置成基于模式寄存器设定信号而在半导体装置的初始化时段之后去激活第一检测块和第二检测块。

技术方案6.根据技术方案1所述的输出时序控制电路，其中选通信号发生路径包括：

命令译码器，其被配置成对命令译码，并且产生内部信号；

输出使能信号发生块，其被配置成通过由第二检测块控制的读取等待时间来偏移内部信号，并且产生输出使能信号；

延迟时间控制块，其被配置成通过由第一检测块控制的延迟时间来控制输出使能信号的延迟时间，并且输出结果信号；以及

多路复用块，其被配置成响应于延迟时间控制块的输出而产生选通信号。

技术方案7.一种半导体装置的输出时序控制电路，包括：

选通信号发生路径，其被配置成响应于延迟控制信号来控制根据读取命令而产生的内部信号的相位、响应于读取等待时间和等待时间补偿码来控制内部信号的等待时间，以及产生选通信号；

第一检测块，其被配置成检测反馈选通信号与延迟时钟信号的相位差，并且根据检测到的相位差来产生延迟控制信号；

第二检测块，其被配置成检测反馈选通信号与内部信号的等待时间差，并且根据检测到的等待时间差来产生等待时间补偿码；以及

控制块，其被配置成基于模式寄存器设定信号来产生读取命令。

技术方案8.根据技术方案7所述的输出时序控制电路，其中控制块被配置成基于模式寄存器设定信号来控制第一检测块和第二检测块的激活时段。

技术方案9.根据技术方案7所述的输出时序控制电路，其中控制块被配置成基于模式寄存器设定信号而在半导体装置的初始化时段之后去激活第一检测块和第二检测块。

技术方案10.根据技术方案7所述的输出时序控制电路，其中选通信号发生路径包括：

命令译码器，其被配置成译码读取命令，并且产生内部信号；

输出使能信号发生块，其被配置成通过根据读取等待时间和等待时间补偿码而控制的等待时间来偏移内部信号，并且产生输出使能信号；

延迟时间控制块，其被配置成响应于延迟控制信号来控制输出使能信号的延迟时间；以及

多路复用块，其被配置成响应于延迟时间控制块的输出而产生选通信号。

技术方案11.根据技术方案10所述的输出时序控制电路，其中输出使能信号发生单元包括：

减法单元，其被配置成计算读取等待时间与等待时间补偿码的差值，并且产生受控等待时间；以及

偏移器，其被配置成将通过遵照受控等待时间、基于延迟时钟信号而偏移内部信号来产生的信号输出作为输出使能信号。

技术方案12.根据技术方案7所述的输出时序控制电路，其中第一检测块包括：

触发器，其被配置成基于延迟时钟信号来储存反馈选通信号的值；以及

寄存器，其被配置成储存触发器的输出，并且输出延迟控制信号。

技术方案13.根据技术方案7所述的输出时序控制电路，其中第二检测块包括：

第一延迟单元至第三延迟单元，其被配置成响应于内部信号或反馈选通信号而产生第一延迟信号至第三延迟信号；

触发单元，其被配置成产生第二延迟信号的脉冲之中的在第三延迟信号处于预定电平之后的脉冲作为触发信号；

第一计数器，其被配置成计数第一延迟信号；

第二计数器，其被配置成计数触发信号；

第一减法单元，其被配置成从第一计数器的输出减去第二计数器的输出，并且产生选通等待时间；以及

第二减法单元，其被配置成从选通等待时间减去读取等待时间，并且产生等待时间补偿码。

技术方案14.根据技术方案13所述的输出时序控制电路，

其中第一延迟单元被配置成将内部信号延迟反馈延迟时间，并且产生第一延迟信号；以及

其中反馈延迟时间对应于使用选通信号直到反馈选通信号产生的延迟时间。

技术方案15.根据技术方案13所述的输出时序控制电路，其中为了第三延迟信号和第二延迟信号的设置/保持时序容限，第二延迟单元被配置成将第一延迟信号延迟预设时间，并且产生第二延迟信号。

技术方案16.根据技术方案13所述的输出时序控制电路，

其中第三延迟单元被配置成将反馈选通信号延迟命令延迟时间，并且产生第三延迟信号；以及

其中命令延迟时间对应于从读取命令的输入至内部信号的产生的延迟时间。

技术方案17.根据技术方案13所述的输出时序控制电路，其中触发单元包括：

电平信号发生部，其被配置成响应于第三延迟信号而产生电平信号；

对齐部，其被配置成将电平信号与第二延迟信号对齐，并且输出计数使能信号；以及

驱动器，其被配置成在计数使能信号处于预定电平的时段期间响应于第二延迟信号来产生触发信号。

技术方案18.一种半导体装置的输出时序控制方法，包括：

检测选通信号与时钟信号的相位差的相位差检测动作；

根据所述相位差来控制选通信号的相位的相位控制动作；

检测用于补偿内部信号与选通信号的等待时间差的等待时间补偿码的等待时间检测动作；以及

根据等待时间补偿码来控制读取等待时间的等待时间控制动作。

技术方案19.根据技术方案18所述的输出时序控制方法，其中相位差检测动作包括：

内部地产生读取命令，并且导致内部信号产生；以及

控制内部信号的延迟时间和等待时间，并且产生选通信号。

技术方案20.根据技术方案18所述的输出时序控制方法，其中等待时间检测动作包括：

内部地产生读取命令，并且导致内部信号产生；

检测从读取命令的输入至选通信号的产生的选通等待时间；以及

检测选通等待时间与读取等待时间的差作为等待时间补偿码。

Claims (10)

1.一种半导体装置的输出时序控制电路，包括：

选通信号发生路径，其被配置成控制根据命令而产生的内部信号的等待时间和延迟时间，并且产生选通信号；

第一检测块，其被配置成检测选通信号与时钟信号的相位差，并且根据检测到的相位差来控制延迟时间；

第二检测块，其被配置成检测选通信号与内部信号的等待时间差，并且根据检测到的等待时间差来控制等待时间；以及

控制块，其被配置成根据预设时序来产生命令。

2.根据权利要求1所述的输出时序控制电路，其中，所述命令包括读取命令。

3.根据权利要求1所述的输出时序控制电路，其中控制块被配置成基于模式寄存器设定信号来产生命令。

4.根据权利要求1所述的输出时序控制电路，其中控制块被配置成基于模式寄存器设定信号来控制第一检测块和第二检测块的激活时段。

5.根据权利要求1所述的输出时序控制电路，其中控制块被配置成基于模式寄存器设定信号而在半导体装置的初始化时段之后去激活第一检测块和第二检测块。

6.根据权利要求1所述的输出时序控制电路，其中选通信号发生路径包括：

命令译码器，其被配置成对命令译码，并且产生内部信号；

输出使能信号发生块，其被配置成通过由第二检测块控制的读取等待时间来偏移内部信号，并且产生输出使能信号；

延迟时间控制块，其被配置成通过由第一检测块控制的延迟时间来控制输出使能信号的延迟时间，并且输出结果信号；以及

多路复用块，其被配置成响应于延迟时间控制块的输出而产生选通信号。

7.一种半导体装置的输出时序控制电路，包括：

选通信号发生路径，其被配置成响应于延迟控制信号来控制根据读取命令而产生的内部信号的相位、响应于读取等待时间和等待时间补偿码来控制内部信号的等待时间，以及产生选通信号；

第一检测块，其被配置成检测反馈选通信号与延迟时钟信号的相位差，并且根据检测到的相位差来产生延迟控制信号；

第二检测块，其被配置成检测反馈选通信号与内部信号的等待时间差，并且根据检测到的等待时间差来产生等待时间补偿码；以及

控制块，其被配置成基于模式寄存器设定信号来产生读取命令。

8.根据权利要求7所述的输出时序控制电路，其中控制块被配置成基于模式寄存器设定信号来控制第一检测块和第二检测块的激活时段。

9.根据权利要求7所述的输出时序控制电路，其中控制块被配置成基于模式寄存器设定信号而在半导体装置的初始化时段之后去激活第一检测块和第二检测块。

10.一种半导体装置的输出时序控制方法，包括：

检测选通信号与时钟信号的相位差的相位差检测动作；

根据所述相位差来控制选通信号的相位的相位控制动作；

检测用于补偿内部信号与选通信号的等待时间差的等待时间补偿码的等待时间检测动作；以及

根据等待时间补偿码来控制读取等待时间的等待时间控制动作。