CN106374898B - 多通道输出选通开关时序产生结构 - Google Patents

Abstract

本发明涉及数字集成电路领域，为提出实现时序的正确产生电路。本发明采用的技术方案是，多通道输出选通开关时序产生结构，包括核心逻辑电路部分电路和反馈回路部分电路，核心逻辑部分由N个D触发器构成，反馈回路部分由一个非门和两个D触发器1、2构成；输入信号FRAME接D触发器1的CP端，输入信号INT接D触发器2的CP端，通过反馈回路产生初始的时钟信号，之后初始的时钟信号通过串联的N个D触发器依次获得N路多通道输出控制时序信号。本发明主要应用于数字集成电路时序设计场合。

Description

多通道输出选通开关时序产生结构

技术领域

本发明涉及数字集成电路领域，特别涉及数字模拟混合集成电路中多通道输出选通开关时序产生结构。

背景技术

以集成电路的发展为标志的微电子技术，已成为现代信息产业的基础。集成电路按功能可分为数字电路、模拟电路和数模混合电路。随着系统集成度和应用需求的增加，越来越多的数字模块和模拟模块内嵌在同一芯片中，促进了电子设备向着小型化、低成本、轻、薄、小和高效率方向发展。

随着人们对于集成电路应用需求越来越多元化、专用化，对于根据特定功能和使用环境定制集成电路的需求越来越多。正如我们所知的专用集成电路ASIC(ApplicationSpecific Integrated Circuit)是针对整机或系统的需要，专门为之设计制造的集成电路。相对于通用集成电路而言，用户在某种程度上参与该产品的开发。由于专用集成电路的客户定制的特点，受到广大集成电路使用者的青睐。

在混合信号集成电路中，尤其是探测器读出电路，如红外阵列探测器读出电路中，需要使用多通道输出选通开关对输出信号进行控制，保证信号按照正确的时序输出。而多通道输出选通开关的控制时序主要有两种产生方式，一种是利用数字工具根据数字代码，通过机器直接生成电路版图，另一种是通过定制时序电路的方式，通过人工构建电路原理，并绘制电路版图。第一种方式产生的电路版图往往不可读，不容易按照需求改变版图形状，可能会造成数字信号对输出信号的干扰，第二种通过人工定制时序产生电路的方法，生成的电路版图较容易根据需求进行改变，更加有利于集成到电路中，尤其是探测器阵列读出电路这种大规模集成电路。

发明内容

为克服现有技术的不足，本发明旨在提出实现时序的正确产生电路。本发明采用的技术方案是，多通道输出选通开关时序产生结构，包括核心逻辑电路部分电路和反馈回路部分电路，核心逻辑部分由N个D触发器构成，反馈回路部分由一个非门和两个D触发器1、2构成；输入信号FRAME接D触发器1的CP端，输入信号INT接D触发器2的CP端，通过反馈回路产生初始的时钟信号，之后初始的时钟信号通过串联的N个D触发器依次获得N路多通道输出控制时序信号；当电路处于复位模式时，此时复位信号RST为低电平，D触发器2-N+2进行复位，即输出信号CLO_SW<0>-COL_SW<N-1>的值均被置为0；当电路处于正常工作模式时，此时复位信号RST为高电平，电路在FRAME信号以及INT信号的触发下，得到N路控制时序。

在N＝32时，FRAME信号的两次相邻上升沿之间的时间要包含32个INT信号周期的时间，一个FRAME信号的高电平脉冲所需时间要包含两个INT信号周期，当电路处于复位模式时，此时复位信号RST为低电平，D触发器2-34进行复位，即输出信号CLO_SW<0>-COL_SW<31>的值均被置为0；当电路处于正常工作模式时，此时复位信号RST为高电平，复位之后，D触发器2的输出信号为0，因此A点信号也为0，B点信号为1，此时D触发器1处于正常工作模式，当FRAME信号上升沿到来之后D触发器1触发，输出端输出信号为1，即C节点信号为1，当INT信号上升沿到来时，D触发器2-34触发，D触发器2输出端被置为1，即节点A被置为1，同时节点B被置为0，使得D触发器1处于复位模式，D触发器1被复位，输出端被置为0，即节点C置为0，在此INT信号上升沿到来的时刻，D触发器2-34的输入端D信号均为0，故在上升沿的触发下，D触发器2-34的输出端也为0；当下一个INT信号上升沿到来时，D触发器2-34触发，D触发器2输出端被置为0，即节点A被置为0，同时节点B被置为1，D触发器1等待下一个FRAME信号的上升沿的到来时的触发；在此INT信号上升沿到来的时刻，D触发器3的输入端D信号为1，故输出端被置为1，即输出信号COL_SW<0>被置为1；在此INT信号上升沿到来的时刻，D触发器4-34的输入端D信号均为0，故在此INT信号上升沿的触发下，输出端也为0，当下一个INT信号上升沿到来时，D触发器2-34触发，因为C节点信号仍然为0，故D触发器2输出端为0，因为A节点信号为0，故D触发器3输出信号COL_SW<0>被置为0，因为在此上升沿到来的时刻，输出信号COL_SW<0>为1，故D触发器4输出端被置为1，即输出信号COL_SW<1>被置为1，在此INT信号上升沿到来的时刻，D触发器5-34的输入端D信号均为0，故在此上升沿的触发下，输出端也为0，在这种模式下，D触发器一直被触发，输出信号COL_SW<2>-COL_SW<31>也依次被触发，使得输出为1，在输入信号INT编号33的上升沿到来的时刻，D触发器34的输出端被置为1，即输出信号COL_SW<31>被置为1；当FRAME信号的上升沿到来时，D触发器1被触发，输出端信号为1，即节点C信号为1，重复上述过程输出32路多通道输出控制时序信号。

本发明的特点及有益效果是：

本发明的多通道输出选通开关的控制时序产生采用的是人工定制时序产生电路进而产生时序的方式。相对于使用数字流程产生电路版图的方法，这种定制的时序产生方式基于人工构建电路原理，并绘制电路版图。在集成电路，尤其是大规模集成电路应用中，定制的版图更加方便根据需求进行改变版图形状和布局，提高了设计的可修改性和适应性。并且可以通过对关键信号线的特殊处理优化系统性能。

附图说明：

图1是本发明的时序产生结构原理电路图；

图2是本发明结构中D触发器内部结构电路图；

图3是本发明结构产生的时序示意图。

具体实施方式

为了实现时序的正确产生，本发明提出了一种多通道输出选通开关时序产生结构。包括核心逻辑电路部分电路和反馈回路部分电路，以及外部输入信号FRAME、INT和复位信号RST。核心逻辑部分由32个D触发器构成，反馈回路部分由一个非门和两个D触发器1、2构成。通过和反馈回路产生了初始的时钟信号，之后初始的时钟信号通过串联的32个D触发器依次获得32路多通道输出控制时序信号。当电路处于复位模式时，此时复位信号RST为低电平，D触发器2-34进行复位，即输出信号CLO_SW<0>-COL_SW<31>的值均被置为0。当电路处于正常工作模式时，此时复位信号RST为高电平，电路在信号FRAME以及信号INT的触发下，得到32路控制时序。

下面结合具体实施方式对本发明作进一步详细地描述。

首先说明D触发器的工作模式。D触发器的内部结构电路图如图2所示，当电路处于复位模式时，此时复位端RST的输入信号RST为低电平，与非门2的输出端总是为高电平，经过非门6，输出为低电平，达到了复位的作用，当电路处于正常工作模式时，此时复位端RST的输入信号RST为高电平。控制开关1，当a1为高电平，a2为低电平时导通。控制开关2，当a1为低电平，a2为高电平时导通。控制开关3，当a1为低电平，a2为高电平时导通。控制开关4，当a2为低电平，a1为高电平时导通。a1和a2由D触发器的输入端CLK的输入信号INT控制，当输入信号INT为高电平时，a1为低电平，a2为高电平；当输入信号INT为低电平时，a1为高电平，a2为低电平。INT上升沿触发D触发器，使得控制开关2和控制开关3打开，控制开关1和控制开关4关闭，闭环环路非门4、与非门1和控制开关2中的信号经由控制开关3、与非门2和非门6输出到输出端Q。输入端D输入什么信号(0/1)，在输入信号INT的触发下，输出端就会输出什么信号(0/1)。

本发明的时序产生结构电路原理图如图1所示。包括核心逻辑电路部分电路和反馈回路部分电路，以及外部输入信号FRAME、INT和复位信号RST。本发明中FRAME信号的两次相邻上升沿之间的时间要包含32个INT信号周期的时间，一个FRAME信号的高电平脉冲所需时间要包含两个INT信号周期，其具体示意如图3所示的FRAME信号和INT信号的关系。当电路处于复位模式时，此时复位信号RST为低电平，D触发器2-34进行复位，即输出信号CLO_SW<0>-COL_SW<31>的值均被置为0。当电路处于正常工作模式时，此时复位信号RST为高电平。复位之后，D触发器2的输出信号为0，因此A点信号也为0，B点信号为1，此时D触发器1处于正常工作模式，当FRAME信号上升沿到来之后D触发器1触发，输出端输出信号为1，即C节点信号为1，当INT信号上升沿(对应图3所示INT信号的1号上升沿)到来时，D触发器2-34触发，D触发器2输出端被置为1，即节点A被置为1，同时节点B被置为0，使得D触发器1处于复位模式，D触发器1被复位，输出端被置为0，即节点C置为0。在此INT信号上升沿到来的时刻，D触发器2-34的输入端D信号均为0，故在上升沿的触发下，D触发器2-34的输出端也为0。当下一个INT信号上升沿(对应图3所示INT信号的2号上升沿)到来时，D触发器2-34触发，D触发器2输出端被置为0，即节点A被置为0，同时节点B被置为1，D触发器1等待下一个FRAME信号的上升沿的到来时的触发。在此INT信号上升沿到来的时刻，D触发器3的输入端D信号为1，故输出端被置为1，即输出信号COL_SW<0>被置为1。在此INT信号上升沿到来的时刻，D触发器4-34的输入端D信号均为0，故在此INT信号上升沿的触发下，输出端也为0。当下一个INT信号上升沿(对应图3所示INT信号的3号上升沿)到来时，D触发器2-34触发，因为C节点信号仍然为0，故D触发器2输出端为0，因为A节点信号为0，故D触发器3输出信号COL_SW<0>被置为0，因为在此上升沿到来的时刻，输出信号COL_SW<0>为1，故D触发器4输出端被置为1，即输出信号COL_SW<1>被置为1。在此INT信号上升沿到来的时刻，D触发器5-34的输入端D信号均为0，故在此上升沿的触发下，输出端也为0。在这种模式下，D触发器一直被触发，输出信号COL_SW<2>-COL_SW<31>也依次被触发，使得输出为1，示意图如图3所示，在INT信号编号33的上升沿到来的时刻，D触发器34的输出端被置为1，即输出信号COL_SW<31>被置为1。当FRAME信号的上升沿到来时，D触发器1被触发，输出端信号为1，即节点C信号为1，重复上述过程。本发明最终输出的序列示意图如图3所示。

尽管上面结合图对本发明进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以做出很多变形，这些均属于本发明的保护之内。

Claims (2)

1.一种多通道输出选通开关时序产生结构，其特征是，包括核心逻辑部分电路和反馈回路部分电路，核心逻辑部分由N个D触发器构成，反馈回路部分由一个非门和两个D触发器1、2构成；输入信号FRAME接D触发器1的CP端，输入信号INT接D触发器2的CP端，D触发器1的Q端连接D触发器2的D端；D触发器2的Q端和非门输入端、非门输出端和D触发器1的CDN端分别相连形成反馈回路，通过反馈回路产生初始的时钟信号，N个D触发器以后一个触发器的D端连接前一个触发器的Q端的形式串联在一起，D触发器2的Q端连接串联的N个D触发器中第一个D触发器的D端，初始的时钟信号通过串联的N个D触发器依次获得N路多通道输出控制时序信号；当所述结构处于复位模式时，此时复位信号RST为低电平，D触发器2-N+2进行复位，即输出信号CLO_SW<0>-COL_SW<N-1>的值均被置为0；当所述结构处于正常工作模式时，此时复位信号RST为高电平，所述结构在FRAME信号以及INT信号的触发下，得到N路控制时序。

2.如权利要求1所述的多通道输出选通开关时序产生结构，其特征是，所述结构的工作过程如下：N＝32时，FRAME信号的两次相邻上升沿之间的时间要包含32个INT信号周期的时间，一个FRAME信号的高电平脉冲所需时间要包含两个INT信号周期，当所述结构处于复位模式时，此时复位信号RST为低电平，D触发器2-34进行复位，即输出信号CLO_SW<0>-COL_SW<31>的值均被置为0；当所述结构处于正常工作模式时，此时复位信号RST为高电平，复位之后，D触发器2的输出信号为0，因此节点A信号也为0，节点B信号为1，此时D触发器1处于正常工作模式，当FRAME信号上升沿到来之后D触发器1触发，输出端输出信号为1，即节点C信号为1，当INT信号上升沿到来时，D触发器2-34触发，D触发器2输出端被置为1，即节点A被置为1，同时节点B被置为0，使得D触发器1处于复位模式，D触发器1被复位，输出端被置为0，即节点C置为0，在此INT信号上升沿到来的时刻，D触发器2-34的输入端D信号均为0，故在上升沿的触发下，D触发器2-34的输出端也为0；当下一个INT信号上升沿到来时，D触发器2-34触发，D触发器2输出端被置为0，即节点A被置为0，同时节点B被置为1，D触发器1等待下一个FRAME信号的上升沿的到来时的触发；在此INT信号上升沿到来的时刻，D触发器3的输入端D信号为1，故输出端被置为1，即输出信号COL_SW<0>被置为1；在此INT信号上升沿到来的时刻，D触发器4-34的输入端D信号均为0，故在此INT信号上升沿的触发下，输出端也为0，当下一个INT信号上升沿到来时，D触发器2-34触发，因为节点C信号仍然为0，故D触发器2输出端为0，因为节点A信号为0，故D触发器3输出信号COL_SW<0>被置为0，因为在此上升沿到来的时刻，输出信号COL_SW<0>为1，故D触发器4输出端被置为1，即输出信号COL_SW<1>被置为1，在此INT信号上升沿到来的时刻，D触发器5-34的输入端D信号均为0，故在此上升沿的触发下，输出端也为0，在这种模式下，D触发器一直被触发，输出信号COL_SW<2>-COL_SW<31>也依次被触发，使得输出为1，在输入信号INT编号33的上升沿到来的时刻，D触发器34的输出端被置为1，即输出信号COL_SW<31>被置为1；当FRAME信号的上升沿到来时，D触发器1被触发，输出端信号为1，即节点C信号为1，重复上述过程输出32路多通道输出控制时序信号,其中，节点A为反馈回路部分非门的输入端，节点B为反馈回路部分非门的输出端，节点C为所述D触发器1的Q端。