CN106354001B - 时间数字转换电路 - Google Patents

Abstract

本发明提供一种时间数字转换电路，所述时间数字转换电路包括：压控延迟链、检测模块、隔离模块及编码器。本发明的时间数字转换电路中所用的数字电路较少，总体体积较小；同时，本发明的时间数字转换电路中只有一个D触发器会发生从0到1的翻转，时间数字转换电路的输出为“…0000010000….”格式，因此无需相位检测电路进行检测即可以直接编码输出，从而进一步减小了时间数字转换电路的体积，降低生产成本。

Description

时间数字转换电路

技术领域

本发明属于电子技术领域，特别是涉及一种时间数字转换电路。

背景技术

时间数字转换电路(Time to Digital Converter,TDC)是将一段连续的时间间隔通过插值量化和采样，最终输出数字形式表示。一般来说，时间数字转换电路有一个事件发生时刻标记的时间信号和一个参考时间信号(或者是事件终止信号)作为输入信号，该电路的功能就是量化这个时间刻度上有间隔的输入信号，实现高精度的数值量化，并且得到数字输出。目前已经广泛应用于电子领域，例如全数字锁相环、激光雷达(LiDAR)等。近几年，对时间数字转换电路的研究主要是针对高速CMOS数字电路所能提高性能和测量精度等方面。对时间数字转换电路进行研究，有利于时间数字转换电路的应用推广和性能提升。

传统的数字时间转换电路，如图1所示。该数字时间转换电路时用于全数字锁相环中的，主要包括了32个D触发器、32个相位检测模块、两个5位译码器、一个5位加法器、一个6位计数器和一些或门。32个D触发器是以32个恒等相位差的采样时钟信号控制来采样脉冲信号PUL，恒等相位差时钟信号可以由环形振荡器或延迟链锁定环(DLL)生成。32个D触发器的输出格式是“…000111…11000…”。相位检测模块的功能就是检测出PUL的上升沿位置和下降沿的位置，当相位检测模块的输入为“011”时即为PUL上升沿到来位置，当相位检测模块输入为“100”时即为PUL下降沿到来位置。传统的时间数字转换电路内部的相位检测电路结构如图2所示，其中包括了3个T触发器、2个与门、1个或门、1个异或门，以及1个反相器，所用的数字电路较多，从而更电路面积上的消耗很大。近年来，有在相位检测电路模块上做改进的相关研究工作，如南京邮电大学的发明专利(中国201310142744.2)。其在原来传统的相位检测电路上对应的T2、T3后面分别加上了上升沿检测模块，该模块由3个D触发器和1个与门以及1个反相器构成。虽然此相位检测电路能够提高检测性能和精度，但是进一步增加了面积。

在集成电路中，面积是直接影响生产成本。对于传统的时间数字转换电路来说，如何有效地减少面积，降低成本是一大难题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种时间数字转换电路，用于解决现有技术中传统时间数字转换电路中所用的数字电路较多而导致的占用面积较大，从而导致生产成本增加的问题。

为实现上述目的及其他相关目的，本发明提供一种时间数字转换电路，所述时间数字转换电路包括：压控延迟链，包括第一输入端、第二输入端及多个输出端；所述压控延迟链的第一输入端与第一输入信号相连接，所述压控延迟链的第二输入端与控制电压信号相连接；所述压控延迟链适于将所述第一输入信号进行量化处理，以得到多相位采样时钟信号并输出；

检测模块，包括第一输入端、第二输入端、第三输入端、多个第四输入端及多个与所述第四输入端一一对应的输出端；所述检测模块的第一输入端与第一复位信号相连接，所述检测模块的第二输入端与第二输入信号相连接，所述检测模块的第三输入端与第二复位信号相连接，所述检测模块的第四输入端与所述压控延迟链的输出端一一对应连接；所述检测模块适于每次检测前在所述第一复位信号的作用下复位，以使得所述检测模块的输出端输出为低电平，并适于在一所述第四输入端输入的所述采样时钟信号首先检测到所述第二输入信号的高电平时，与所述第四输入端相对应的所述输出端的输出由低电平翻转为高电平；

隔离模块，包括输入端及输出端；所述隔离模块的输入端与所述检测模块的输出端相连接；

编码器，包括输入端及输出端；所述编码器的输入端与所述隔离模块的输出端相连接适于将所述检测模块输出的信号编码后输出。

作为本发明的时间数字转换电路的一种优选方案，所述压控延迟链包括量化处理模块及平衡模块；

所述量化处理模块包括n+1个第一压控延迟单元及n+1个第一缓冲器，其中，n为大于等于1的整数；所述第一压控延迟单元包括第一输入端、第二输入端及输出端，所述第一压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第一压控延迟单元的第二输入端均与第一控制信号相连接，第一个所述第一压控延迟单元的第一输入端与所述第一输入信号相连接；所述第一缓冲器包括输入端及输出端，所述第一缓冲器的输入端与与其相对应的所述第一压控延迟单元的输出端相连接；所述量化处理模块适于将所述第一输入信号进行量化处理，以生成n+1个采样时钟信号；

所述平衡模块包括第一平衡单元及第二平衡单元；所述第一平衡单元包括一第二缓冲器，所述第二缓冲器的输入端与所述第一输入信号及第一个所述第一压控延迟单元的第一输入端相连接；所述第二平衡单元包括一第二压控延迟单元及一第三缓冲器，所述第二压控延迟单元的第二输入端与所述第一控制信号相连接，所述第二压控延迟单元的第一输入端与第n+1个所述第一压控延迟单元的输出端相连接；所述第三缓冲器的输入端与所述第二压控延迟单元的输出端相连接；所述平衡模块适于平衡所述量化处理模块中各级所述第一压控延迟单元的负载，以使得各级所述第一压控延迟单元之间的延迟相同。

作为本发明的时间数字转换电路的一种优选方案，所述检测模块包括：n+1级D触发器及n级或门；所述D触发器包括第一输入端、第二输入端、高电平复位端、低电平复位端及输出端，所述或门包括第一输入端、第二输入端及输出端；各级所述D触发器的第一输入端与所述压控延迟链的输出端一一对应连接，各级所述D触发器的第二输入端均与所述第二输入信号相连接，各级所述D触发器的低电平复位端均与所述第一复位信号相连接，第一级所述D触发器的高电平复位端与所述第二复位信号相连接，后续各级所述D触发器的高电平复位端与位于其上一级或门的输出端相连接；各级所述或门的第一输入端与与其位于同一级所述D触发器的输出端相连接，第一级所述或门的第二输入端与所述第二复位信号相连接，后续各级所述或门的第二输入端与与其位于同一级的所述D触发器的输出端及位于其上一级所述或门的输出端相连接。

作为本发明的时间数字转换电路的一种优选方案，所述隔离模块包括n+1级第四缓冲器，所述第四缓冲器包括输入端及输出端，各级所述第四缓冲器的输入端与与其位于同一级的所述D触发器的输出端相连接，各级所述第四缓冲器的输出端均与所述编码器的输入端相连接。

作为本发明的时间数字转换电路的一种优选方案，所述第一输入信号滞后所述第二输入信号一定的时间间隔。

作为本发明的时间数字转换电路的一种优选方案，所述第一输入信号为周期型信号或阶跃型信号。

作为本发明的时间数字转换电路的一种优选方案，所述控制电压信号为延迟锁定环的输出控制电压信号或为锁相环的延迟控制电压信号。

如上所述，本发明的时间数字转换电路具有如下有益效果：本发明的时间数字转换电路中所用的数字电路较少，总体体积较小；同时，本发明的时间数字转换电路中只有一个D触发器会发生从0到1的翻转，时间数字转换电路的输出为“…0000010000….”格式，因此无需相位检测电路进行检测即可以直接编码输出，从而进一步减小了时间数字转换电路的体积，降低生产成本。

附图说明

图1显示为现有技术中的时间数字转换电路的示意图。

图2显示为现有技术中的时间数字转换电路中的相位检测模块的电路示意图。

图3显示为本发明的时间数字转换电路的示意图。

图4显示为本发明的时间数字转换电路的仿真时序图。

元件标号说明

1 压控延迟链

11 量化处理模块

111 第一压控延迟单元

112 第一缓冲器

12 第一平衡单元

121 第二缓冲器

13 第二平衡单元

131 第二压控延迟单元

132 第三缓冲器

2 检测模块

21 D触发器

22 或门

3 隔离模块

31 第四缓冲器

4 编码器

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参阅图3，本发明提供一种时间数字转换电路，所述时间数字转换电路包括：压控延迟链1，所述压控延迟链1包括第一输入端、第二输入端及多个输出端；所述压控延迟链1的第一输入端与第一输入信号IN1相连接，所述压控延迟链1的第二输入端与控制电压信号Vctrl相连接；所述压控延迟链1适于将所述第一输入信号IN1进行量化处理，以得到多相位采样时钟信号并输出，本实施例中，如图3所示，所述压控延迟链1对所述第一输入信号IN1进行量化处理后，得到Clk[0]、Clk[1]、Clk[2]…Clk[n-1]及CLK[n]共n+1个采样时钟信号；检测模块2，所述检测模块2包括第一输入端、第二输入端、第三输入端、多个第四输入端及多个与所述第四输入端一一对应的输出端；所述检测模块2的第一输入端与第一复位信号Rst_P相连接，所述检测模块2的第二输入端与第二输入信号IN2相连接，所述检测模块2的第三输入端与第二复位信号Rst_N相连接，所述检测模块2的第四输入端与所述压控延迟链1的输出端一一对应连接；所述检测模块2适于每次检测前在所述第一复位信号Rst_P的作用下复位，以使得所述检测模块2的输出端输出为低电平，并适于在一所述第四输入端输入的所述采样时钟信号首先检测到所述第二输入信号IN2的高电平时，与所述第四输入端相对应的所述输出端的输出由低电平翻转为高电平；隔离模块3，所述隔离模块3包括输入端及输出端；所述隔离模块3的输入端与所述检测模块2的输出端相连接；编码器4，所述编码器4包括输入端及输出端；所述编码器4的输入端与所述隔离模块3的输出端相连接适于将所述检测模块2输出的信号编码后输出。

作为示例，所述第一输入信号IN1可以为周期型信号，也可以为阶跃型信号；所述控制电压信号Vctrl可以为延迟锁定环(DLL)的输出控制电压，也可以为锁相环(PLL)的延迟控制电压；所述第二复位信号Rst_N可以为外部输入信号，也可以为直接接到地上以节省外部输入PAD的个数。

作为示例，所述第一输入信号IN1滞后所述第二输入信号IN2一定的时间间隔。

作为示例，所述压控延迟链1包括量化处理模块11及平衡模块；所述量化处理模块11包括n+1个第一压控延迟单元111及n+1个第一缓冲器112，其中，n为大于等于1的整数；所述第一压控延迟单元111包括第一输入端、第二输入端及输出端，所述第一压控延迟单元111依据所述第一输入端及所述输出端依次串接，且所述第一压控延迟单元111的第二输入端均与所述第一控制信号Vctrl相连接，第一个所述第一压控延迟单元111的第一输入端与所述第一输入信号IN1相连接；每个所述第一压控延迟单元111的延迟时间为Δt，由输入的控制电压Vctrl所控制；所述第一缓冲器112包括输入端及输出端，所述第一缓冲器112的输入端与与其相对应的所述第一压控延迟单元111的输出端相连接；所述量化处理模块11适于将所述第一输入信号IN1进行量化处理，以生成n+1个采样时钟信号Clk[0]、Clk[1]、Clk[2]…Clk[n-1]及CLK[n]；所述平衡模块包括第一平衡单元12及第二平衡单元13；所述第一平衡单元12包括一第二缓冲器121，所述第二缓冲器121的输入端与所述第一输入信号IN1及第一个所述第一压控延迟单元111的第一输入端相连接；所述第二平衡单元13包括一第二压控延迟单元131及一第三缓冲器132，所述第二压控延迟单元131的第二输入端与所述第一控制信号Vctrl相连接，所述第二压控延迟单元131的第一输入端与第n+1个所述第一压控延迟单元111的输出端相连接；所述第三缓冲器132的输入端与所述第二压控延迟单元131的输出端相连接；所述平衡模块适于平衡所述量化处理模块11中各级所述第一压控延迟单元111的负载，以使得各级所述第一压控延迟单元111之间的延迟相同；具体的，所述第一平衡单元12用于平衡第一级所述第一压控延迟单元111与其他各级所述第一压控延迟单元111的输入负载，所述第二平衡单元13用于平衡所述第n+1级所述第一压控延迟单元111与其他各级所述第一压控延迟单元111的输出负载。

作为示例，所述检测模块2包括：n+1级D触发器21及n级或门22；所述D触发器21包括第一输入端、第二输入端、高电平复位端Rn、低电平复位端Rp及输出端Q，所述或门22包括第一输入端、第二输入端及输出端；各级所述D触发器21的第一输入端与所述压控延迟链1的输出端一一对应连接，即各级所述D触发器21的第一输入端分别与所述压控延迟链1中同一级的所述第一缓冲器112的输出端相连接，各级所述D触发器21的第二输入端均与所述第二输入信号IN2相连接，各级所述D触发器21的低电平复位端Rp均与所述第一复位信号Rst_P相连接，第一级所述D触发器21的高电平复位端Rn与所述第二复位信号Rst_N相连接，后续各级所述D触发器21的高电平复位端Rn与位于其上一级或门22的输出端相连接；各级所述或门22的第一输入端与与其位于同一级所述D触发器21的输出端Q相连接，第一级所述或门22的第二输入端与所述第二复位信号Rst_N相连接，后续各级所述或门22的第二输入端与位于其上一级所述或门22的输出端相连接。

作为示例，所述隔离模块3包括n+1级第四缓冲器31，所述第四缓冲器31包括输入端及输出端，各级所述第四缓冲器31的输入端与与其位于同一级的所述D触发器21的输出端Q相连接，各级所述第四缓冲器31的输出端均与所述编码器4的输入端相连接，所述第四缓冲器31输出n+1个OUT[u:0]信号，n+1个输出信号OUT[u:0]输入到所述编码器4中即可以编码成Aout[m:0]位数字输出。以传统时间数字转换电路为例，n＝31，即所述时间数字转换电路中就有32个所述D触发器21，所述编码器4可以为32到5的编码器。所述隔离模块3用于将所述编码器4的输入端与与其对应的所述或门22的输入端隔离开。

本发明的时间数字转换电路的工作原理为：在每次测量之前，所述第一复位信号Rst_P将所述时间睡转换电路中的所述D触发器21复位，使得各级所述D触发器21的输出均为0；当所述压控延迟链1生成n+1个采样时钟信号Clk[0]、Clk[1]、Clk[2]…Clk[n-1]及CLK[n]之后，所述n+1个采样时钟信号Clk[0]、Clk[1]、Clk[2]…Clk[n-1]及CLK[n]分别输入至与其相对应的所述D触发器21中，一旦所述n+1个采样时钟信号Clk[0]、Clk[1]、Clk[2]…Clk[n-1]及CLK[n]中某一个采样时钟信号Clk[i]首先检测到所述第二输入信号IN2的高电平，则与其对应的所述D触发器21(即第i+1级所述D触发器21)的输出端Q的输出会发生0到1的翻转，该D触发器21跳转到高电平时，与所述D触发器21对应的所述或门22(即第i+1级所述或门22)的第一输入端即为高电平，从而使得该或门22的输出也翻转为高电平，由于所述或门22的输出与位于其下一级的所述D触发器的高电平复位端Rn相连接，当第i级所述或门22的输出为高电平时，位于其后的所述D触发器21(即第i+2级所述D触发器21)复位。同时，由于第i+1级所述或门22的输出也是第i+2级所述或门22的输入，因此，第i+2级所述或门22的输出也会翻转为高电平，从而使得第i+3级所述D触发器21复位。以此类推，第i+3级之后的各级所述D触发器21均会被复位，使得最终n+1个输出为“…0000010000….”格式。这种输出格式，n+1个所述D触发器21只有一个会发生从0到1的翻转，因此无需相位检测电路来检测，可以直接编码输出。

请参阅图4，图4为本发明的时间数字转换电路的仿真时序图，仿真中将所述第二复位信号Rst_N接地，因此没在时序图上给出。以n＝31为例，所述第一复位信号Rst_P在仿真开始时对所有的所述D触发器21进行复位使得输出都为低电平，所述第一输入信号IN1和所述第二输入信号IN2作为两个输入信号，其中所述第一输入信号IN1滞后所述第二输入信号IN2时间间隔T。所述第一输入信号IN1进入到所述压控延迟链1中，生成多相位采用时钟Clk[0]、Clk[1]、Clk[2]……Clk[31]，从图4中可以看出采样时钟信号Clk[9]首先采样到所述第二输入信号IN2的高电平，因此对应的输出OUT[9]发生0到1的翻转。由于OUT[9]是第十个输出，因而本发明的时间数字转换电路所测得的时间间隔T1＝10Δt，测量误差e＝|T-T1|≤Δt。其中输入的两个信号所述第一输入信号IN1和所述第二输入信号IN2的时间间隔差T≤32×Δt。

综上所述，本发明提供一种时间数字转换电路，所述时间数字转换电路包括：压控延迟链，包括第一输入端、第二输入端及多个输出端；所述压控延迟链的第一输入端与第一输入信号相连接，所述压控延迟链的第二输入端与控制电压信号相连接；所述压控延迟链适于将所述第一输入信号进行量化处理，以得到多相位采样时钟信号并输出；检测模块，包括第一输入端、第二输入端、第三输入端、多个第四输入端及多个与所述第四输入端一一对应的输出端；所述检测模块的第一输入端与第一复位信号相连接，所述检测模块的第二输入端与第二输入信号相连接，所述检测模块的第三输入端与第二复位信号相连接，所述检测模块的第四输入端与所述压控延迟链的输出端一一对应连接；所述检测模块适于每次检测前在所述第一复位信号的作用下复位，以使得所述检测模块的输出端输出为低电平，并适于在一所述第四输入端输入的所述采样时钟信号首先检测到所述第二输入信号的高电平时，与所述第四输入端相对应的所述输出端的输出由低电平翻转为高电平；隔离模块，包括输入端及输出端；所述隔离模块的输入端与所述检测模块的输出端相连接；编码器，包括输入端及输出端；所述编码器的输入端与所述隔离模块的输出端相连接适于将所述检测模块输出的信号编码后输出。本发明的时间数字转换电路中所用的数字电路较少，总体体积较小；同时，本发明的时间数字转换电路中只有一个D触发器会发生从0到1的翻转，时间数字转换电路的输出为“…0000010000….”格式，因此无需相位检测电路进行检测即可以直接编码输出，从而进一步减小了时间数字转换电路的体积，降低生产成本。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种时间数字转换电路，其特征在于，所述时间数字转换电路包括：

压控延迟链，包括第一输入端、第二输入端及多个输出端；所述压控延迟链的第一输入端与第一输入信号相连接，所述压控延迟链的第二输入端与控制电压信号相连接；所述压控延迟链适于将所述第一输入信号进行量化处理，以得到多相位采样时钟信号并输出；

检测模块，包括第一输入端、第二输入端、第三输入端、多个第四输入端及多个与所述第四输入端一一对应的输出端；所述检测模块的第一输入端与第一复位信号相连接，所述检测模块的第二输入端与第二输入信号相连接，所述检测模块的第三输入端与第二复位信号相连接，所述检测模块的第四输入端与所述压控延迟链的输出端一一对应连接；所述检测模块适于每次检测前在所述第一复位信号的作用下复位，以使得所述检测模块的输出端输出为低电平，并适于在一所述第四输入端输入的所述采样时钟信号首先检测到所述第二输入信号的高电平时，与所述第四输入端相对应的所述输出端的输出由低电平翻转为高电平；

隔离模块，包括输入端及输出端；所述隔离模块的输入端与所述检测模块的输出端相连接；

编码器，包括输入端及输出端；所述编码器的输入端与所述隔离模块的输出端相连接适于将所述检测模块输出的信号编码后输出。

2.根据权利要求1所述的时间数字转换电路，其特征在于：所述压控延迟链包括量化处理模块及平衡模块；

所述量化处理模块包括n+1个第一压控延迟单元及n+1个第一缓冲器，其中，n为大于等于1的整数；所述第一压控延迟单元包括第一输入端、第二输入端及输出端，所述第一压控延迟单元依据所述第一输入端及所述输出端依次串接，且所述第一压控延迟单元的第二输入端均与第一控制信号相连接，第一个所述第一压控延迟单元的第一输入端与所述第一输入信号相连接；所述第一缓冲器包括输入端及输出端，所述第一缓冲器的输入端与与其相对应的所述第一压控延迟单元的输出端相连接；所述量化处理模块适于将所述第一输入信号进行量化处理，以生成n+1个采样时钟信号；

所述平衡模块包括第一平衡单元及第二平衡单元；所述第一平衡单元包括一第二缓冲器，所述第二缓冲器的输入端与所述第一输入信号及第一个所述第一压控延迟单元的第一输入端相连接；所述第二平衡单元包括一第二压控延迟单元及一第三缓冲器，所述第二压控延迟单元的第二输入端与所述第一控制信号相连接，所述第二压控延迟单元的第一输入端与第n+1个所述第一压控延迟单元的输出端相连接；所述第三缓冲器的输入端与所述第二压控延迟单元的输出端相连接；所述平衡模块适于平衡所述量化处理模块中各级所述第一压控延迟单元的负载，以使得各级所述第一压控延迟单元之间的延迟相同。

3.根据权利要求2所述的时间数字转换电路，其特征在于：所述检测模块包括：n+1级D触发器及n级或门；所述D触发器包括第一输入端、第二输入端、高电平复位端、低电平复位端及输出端，所述或门包括第一输入端、第二输入端及输出端；各级所述D触发器的第一输入端与所述压控延迟链的输出端一一对应连接，各级所述D触发器的第二输入端均与所述第二输入信号相连接，各级所述D触发器的低电平复位端均与所述第一复位信号相连接，第一级所述D触发器的高电平复位端与所述第二复位信号相连接，后续各级所述D触发器的高电平复位端与位于其上一级或门的输出端相连接；各级所述或门的第一输入端与与其位于同一级所述D触发器的输出端相连接，第一级所述或门的第二输入端与所述第二复位信号相连接，后续各级所述或门的第二输入端与与其位于同一级的所述D触发器的输出端及位于其上一级所述或门的输出端相连接。

4.根据权利要求3所述的时间数字转换电路，其特征在于：所述隔离模块包括n+1级第四缓冲器，所述第四缓冲器包括输入端及输出端，各级所述第四缓冲器的输入端与与其位于同一级的所述D触发器的输出端相连接，各级所述第四缓冲器的输出端均与所述编码器的输入端相连接。

5.根据权利要求1所述的时间数字转换电路，其特征在于：所述第一输入信号滞后所述第二输入信号一定的时间间隔。

6.根据权利要求1所述的时间数字转换电路，其特征在于：所述第一输入信号为周期型信号或阶跃型信号。

7.根据权利要求1所述的时间数字转换电路，其特征在于：所述控制电压信号为延迟锁定环的输出控制电压信号或为锁相环的延迟控制电压信号。