CN109274376B - 一种可压缩最大转换耗时的游标环型时间数字转换器 - Google Patents

Abstract

本发明公开了一种可压缩最大转换耗时的游标环型时间数字转换器，包括转换加速模块和可预置位的游标环型TDC。转换加速模块受外部延迟锁相环(DLL)的控制，通过判断输入时间与半量程的大小关系，将处理后的时间间隔提供给可预置位的游标环型TDC，并将计数初值配置为0或半量程从而完成预置数，再对处理后的输入时间间隔进行高精度量化，最终输出对应的数字码。相比于普通游标环型时间数字转换器，本发明的时间数字转换器的最大转换耗时降低至约为传统结构的一半。

Description

一种可压缩最大转换耗时的游标环型时间数字转换器

技术领域

本发明涉及集成电路设计技术领域，特别是一种可压缩最大转换耗时的游标环型时间数字转换器。

背景技术

作为一种特殊的模数转换器(ADC)，时间数字转换器(TDC)适用于时间间隔的直接量化。目前，高精度TDC已经在光子飞行时间(TOF)测量、高精度测量仪器、高精度温度传感、全数字锁相^]等领域获得广泛应用。待测时间通常定义为两个脉冲信号边沿(Start和Stop)之间的时段。

为了使TDC的分辨率突破门延时的限制，基于游标原理的TDC得到广泛应用，即起始信号Start和结束信号Stop分别通过两条具有不同传播延迟的延迟线，检测追赶完成后状态输出，延迟单元之间的传输延时差即为量化分辨率。为了在保证一定量程的前提下减小器件数量，将游标延时链改为游标环结构从而使得信号在环内循环传播，从而利用较小的面积开销实现较高的分辨率。虽然游标环结构在芯片面积上具有较大优势，但其实现代价为较长的转换耗时：两信号每接近1LSB需经历整个游标环的传输延时，且转换耗时随着输入时间的增大持续增大。巨大的转换耗时限制了游标环型TDC在高速转换速率场合中的应用。现有游标环型TDC存在转换耗时过长的问题。

发明内容

本发明所要解决的技术问题是克服现有技术的不足而提供一种可压缩最大转换耗时的游标环型时间数字转换器，采用转换加速模块将TDC的最大转换耗时缩短一半，大幅加快了TDC的转换速率。

本发明为解决上述技术问题采用以下技术方案：

根据本发明提出的一种可压缩最大转换耗时的游标环型时间数字转换器，包括转换加速模块和带有置位功能的游标环型TDC，其中，

转换加速模块，用于接受第一输入信号Start和第二输入信号Stop，Start与Stop上升沿之间的时间间隔即为所述转换加速模块的输入时间间隔T_in，判断输入时间间隔T_in与预设时间的大小关系，依此大小关系输出第一输出信号Start_L与第二输出信号Stop_L至游标环型TDC，Start_L与Stop_L上升沿之间的时间间隔即为转换加速模块的输出时间；转换加速模块还输出用于表示转换加速标志位的第三输出信号flag至游标环型TDC；

游标环型TDC，用于将转换加速模块输出的时间间隔进行精确细量化，游标环型TDC的计数初值根据转换加速模块输出的转换加速标志位flag而预先设定。

作为本发明所述的一种可压缩最大转换耗时的游标环型时间数字转换器进一步优化方案，预设时间为T_max/2，其中，T_max为时间数字转换器的量程，T_max/2为时间数字转换器的半量程。

作为本发明所述的一种可压缩最大转换耗时的游标环型时间数字转换器进一步优化方案，所述转换加速模块包括第一延时路径、第二延时路径、第三延时路径、第四延时路径、仲裁器、第一数据选择器和第二数据选择器，第一延时路径包括依次连接的第一前驱匹配延时单元、第一延时定义单元和第一负载驱动延时单元，第二延时路径包括依次连接的第二前驱匹配延时单元和第二负载驱动延时单元，第三延时路径包括依次连接的第三前驱匹配延时单元、第二延时定义单元和第三负载驱动延时单元，第四延时路径包括依次连接的第四前驱匹配延时单元、第三延时定义单元和第四负载驱动延时单元，第一负载驱动延时单元的输出端与第一数据选择器的第一数据端连接，第二负载驱动延时单元的输出端与第一数据选择器的第二数据端连接，第三负载驱动延时单元的输出端与第二数据选择器的第一数据端连接，第四负载驱动延时单元的输出端与第二数据选择器的第二数据端连接，仲裁器的第一输入端与第二负载驱动延时单元的输入端连接，仲裁器的第二输入端与第三负载驱动延时单元的输入端连接，仲裁器的输出端与第一数据选择器、第二数据选择器的控制端分别连接；其中，

第一负载驱动延时单元的输出端与第一数据选择器的第一数据端的连接点称为第1节点，第二负载驱动延时单元的输出端与第一数据选择器的第二数据端的连接点称为第2节点，第三负载驱动延时单元的输出端与第二数据选择器的第一数据端的连接点称为第3节点，第四负载驱动延时单元的输出端与第二数据选择器的第二数据端的连接点称为第4节点；

第一延时定义单元、第二延时定义单元和第三延时定义单元的延时大小为T_max/2，第二延时路径的传输延时比第一、第三、第四延时路径小T_max/2；所述转换加速模块的第一输入信号Start分别经过第一、第二延时路径传输至第1节点和第2节点，所述转换加速模块的第二输入信号Stop分别经过第三、第四延时路径传输至第3节点和第4节点；仲裁器的输出信号即为所述转换加速模块的第三输出信号flag，第一数据选择器的输出信号即为所述转换加速模块的第一输出信号Start_L，第二数据选择器的输出信号即为所述转换加速模块的第二输出信号Stop_L。

作为本发明所述的一种可压缩最大转换耗时的游标环型时间数字转换器进一步优化方案，若第2节点上升沿超前于第3节点，则仲裁器的输出信号flag为高电平并控制第一数据选择器的第二数据端、第二数据选择器的第一数据端选通，Start_L与Stop_L之间的时间间隔比Start与Stop之间的时间间隔小T_max/2，此时flag处于高电平；若第2节点上升沿滞后于第3节点，则仲裁器的输出信号flag为低电平并控制第一数据选择器的第一数据端、第二数据选择器的第二数据端选通，Start_L与Stop_L之间的时间间隔与Start与Stop之间的时间间隔相等，此时flag信号处于低电平。

作为本发明所述的一种可压缩最大转换耗时的游标环型时间数字转换器进一步优化方案，第一数据选择器的第一数据端为0数据端，第一数据选择器的第二数据端为1数据端，第二数据选择器的第一数据端为1数据端，第二数据选择器的第二数据端为0数据端。

作为本发明所述的一种可压缩最大转换耗时的游标环型时间数字转换器进一步优化方案，转换加速模块中的第一延时定义单元、第二延时定义单元和第三延时定义单元由外部延迟锁相环DLL控制。

作为本发明所述的一种可压缩最大转换耗时的游标环型时间数字转换器进一步优化方案，所述游标环型TDC包括第一延时环、第二延时环、双边沿D触发器、第三异或门和异步计数器，第一延时环包括依次连接的第一异或门、第五前驱匹配单元、第一分辨率定义单元、第一负载匹配单元和第一与门，第二延时环包括依次连接的第二异或门、第六前驱匹配单元、第二分辨率定义单元、第二负载匹配单元和第二与门，第一异或门的第一输入端与第一与门的输出端连接，第二异或门的第一输入端与第二与门的输出端连接，双边沿D触发器的数据输入端与第一与门的第一输入端连接，双边沿D触发器的时钟输入端与第二与门的第一输入端连接，所述双边沿D触发器的输出端与第三异或门的第一输入端连接，所述第三异或门的第二输入端与第一与门的输出端连接，所述第三异或门的输出端与第一与门、第二与门的第二输入端分别连接，异步计数器的时钟输入端与第一与门的输出端连接，所述双边沿D触发器还包括一个置位输入端，所述异步计数器的预置位端用于接受转换加速模块的第三输出信号flag；

第一异或门的第一输入端用于接受信号Start_L，第二异或门的第一输入端用于接受信号Stop_L，第一延时环、第二延时环内的第一分辨率定义单元、第二分辨率定义单元的传输延时分别为τ ₁和τ ₂，τ ₁>τ ₂，第一延时环、第二延时环内除了第一分辨率定义单元、第二分辨率定义单元之外的其余器件的传输延时完全相等。

作为本发明所述的一种可压缩最大转换耗时的游标环型时间数字转换器进一步优化方案，开始测量前，所述双边沿D触发器的输出端被置位为高电平；开始测量时，信号Start_L和信号Stop_L上升沿到来后立刻触发第一、第二延时环内形成振荡波形，第一延时环内的振荡周期等于第一异或门、第五前驱匹配单元、第一分辨率定义单元、第一负载匹配单元、第一与门的传输延时总和的两倍，第二延时环内的振荡周期等于第二异或门、第六前驱匹配单元、第二分辨率定义单元、第二负载匹配单元、第二与门的传输延时总和的两倍，即第一延时环内信号的振荡周期比第二延时环内信号的振荡周期大2(τ ₁-τ ₂)；具体地，第一延时环内信号的高电平持续时间比第二延时环内信号的高电平持续时间大(τ ₁-τ ₂)，第一延时环内信号的低电平持续时间也比第二延时环内信号的低电平持续时间大(τ ₁-τ ₂)；由于Start_L信号相位超前于Stop_L信号，因此第二延时环内信号的相位逐渐接近第一延时环内振荡信号，直至赶超第一延时环内振荡信号，此时所述双边沿D触发器输出低电平，从而使得第一、第二延时环停止振荡，测量结束；测量过程中异步计数器的计数结果即为所述游标环型TDC的最终量化结果。

作为本发明所述的一种可压缩最大转换耗时的游标环型时间数字转换器进一步优化方案，当flag处于高电平，将游标环型TDC的循环周期计数器置位至半量程对应的初态数字量；当flag信号处于低电平，将游标环型TDC的计数器初态设置为0。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：

本发明采用转换加速模块将TDC的最大转换耗时缩短一半，大幅加快了TDC的转换速率。

附图说明

图1是本发明的可压缩最大转换耗时的游标环型时间数字转换器的原理框图。

图2为本发明的压缩最大转换时间的时序原理图；其中，(a)为待测时间间隔大于半量程的情况，(b)为待测时间间隔小于半量程的情况。

图3为本发明的转换加速模块的电路图。

图4为延时单元控制电路图。

图5为本发明的可预置位的游标环型TDC的电路图。

图6为游标环型TDC的转换耗时曲线图。

具体实施方式

下面结合附图对本发明的技术方案做进一步的详细说明：

请参阅图1，本发明提供了一种可压缩最大转换耗时的游标环型时间数字转换器，所述时间数字转换电路包括：转换加速模块、可预置位的游标环型TDC。所述转换加速模块的输入信号为起始信号Start和结束信号Stop，输出信号为Start_L、Stop_L和flag信号；所述可预置位的游标环型TDC的输入信号为Start_L、Stop_L和flag信号，输出信号为计数器的计数结果D_out。

本发明的压缩最大转换时间的时序原理请参阅图2，图2中的(a)为待测时间间隔大于半量程的情况，图2中的(b)为待测时间间隔小于半量程的情况。先将起始信号Start延后量程的一半(T_max/2)得到Start_D信号，进而判断Start_D与结束信号Stop的相位关系。若Start_D仍超前于Stop，则将Start_D与Stop之间的时间间隔作为游标环型TDC的待测时间T_meas；若Start_D滞后于Stop则仍然将Start与Stop作为游标环型TDC的待测时间T_meas。于是游标环型TDC的最大待测时间减半，大幅减小了TDC的转换时间。

本发明的转换加速模块请参阅图3。所述转换加速模块包括4条延时路径和一系列外围判决电路。起始信号Start与结束信号Stop分别经过2条延时路径传输至1至4节点，其中1、4路径的传输延时相等，2路径比3路径的传输延时大T_max/2。仲裁器判断2、3节点上升沿到来的先后顺序，若2节点上升沿超前于3节点，则仲裁器输出高电平并控制两个数据选择器的1端口选通，最终两个输出信号的时间间隔比输入时间减小T_max/2，同时，仲裁器的输出结果作为加速转换标志位flag，用于将游标环型TDC的循环周期计数器置位至半量程对应的初态数字；若2节点上升沿滞后于3节点，则仲裁器输出低电平并将数据选择器的0端口选通，输出时间等于输入时间，并设置游标环型TDC的计数器初态为0。在MUX之前添加额外的延时单元从而保证在数据传至MUX输入端之前仲裁器已经完成判决并输出正确的逻辑电平。在关键延时单元的前级添加前驱匹配单元以保证传输延时的匹配精度。

请参阅图4，采用外部DLL对所述转换加速模块中的T_max/2延时单元由外部延迟锁相环(DLL)提供的控制电压V_c控制。周期为T_max的参考时钟CLK_ref通过两条路径接入鉴相器，上方路径比下方路径多添加由两个延时单元组成的复合延时单元。当DLL锁定后鉴相器的两个输入端的信号边沿对齐，所述复合延时单元的延时大小即为参考时钟周期T_max，因此单个延时单元的传输延时为T_max/2。DLL的控制电压V_c用于驱动转换加速模块中的延时单元，从而保证延时大小的精确性。

本发明的可预置位的游标环形TDC请参阅图5。所述可预置位的游标环型TDC包含两个延时环，所述两个延时环内均包含一个定义分辨率的延时单元以及一系列信号循环所需的外围单元。Start_L与Stop_L分别沿两个延迟环循环传输，且Start_L环的总传输延时大于Stop_L环的总传输延时，每当两信号传输一周其间的时间间隔便会缩短2(τ ₁-τ ₂)，其中(τ ₁-τ ₂)即为TDC的量化分辨率T _L；同时，信号每循环一周便会触发计数器进行加一计数，直至Stop_L信号赶超Start_L信号时计数器停止计数，于是该低段TDC的最终量化结果即为计数器的计数结果；所述计数器是由带有置位端口的D触发器构成的异步计数器。

请参阅图6，在未引入转换加速模块的情况下，游标环型TDC的转换耗时随着输入时间间隔的增大而线性增大；在引入转换加速模块后，当输入时间间隔小于T_max/2时游标环型TDC的转换耗时随着输入时间间隔的增大而线性增大，此时转换耗时与未引入转换加速模块时基本相等；当输入时间间隔大于T_max/2时游标环型TDC的转换耗时降至接近0后再线性增大，即最大转换耗时与为引入转换加速模块相比减小一半。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：本发明的时间数字转换器引入转换加速模块，将输入至游标环型TDC的时间最大间隔减半，从而大幅压缩了时间数字转换器的最大转换耗时；采用可预置位的游标环型TDC，使之与转换加速模块有效配合，根据输入时间间隔与T_max/2的大小关系对计数初值进行自行配置。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替代，都应当视为属于本发明的保护范围。

Claims (7)

1.一种可压缩最大转换耗时的游标环型时间数字转换器，其特征在于，包括转换加速模块和带有置位功能的游标环型TDC，其中，

转换加速模块，用于接受第一输入信号Start和第二输入信号Stop，Start与Stop上升沿之间的时间间隔即为所述转换加速模块的输入时间间隔T_in，判断输入时间间隔T_in与预设时间的大小关系，依此大小关系输出第一输出信号Start_L与第二输出信号Stop_L至游标环型TDC，Start_L与Stop_L上升沿之间的时间间隔即为转换加速模块的输出时间；转换加速模块还输出用于表示转换加速标志位的第三输出信号flag至游标环型TDC；

游标环型TDC，用于将转换加速模块输出的时间间隔进行精确细量化，游标环型TDC的计数初值根据转换加速模块输出的转换加速标志位flag而预先设定；

预设时间为T_max/2，其中，T_max为时间数字转换器的量程，T_max/2为时间数字转换器的半量程；

所述转换加速模块包括第一延时路径、第二延时路径、第三延时路径、第四延时路径、仲裁器、第一数据选择器和第二数据选择器，第一延时路径包括依次连接的第一前驱匹配延时单元、第一延时定义单元和第一负载驱动延时单元，第二延时路径包括依次连接的第二前驱匹配延时单元和第二负载驱动延时单元，第三延时路径包括依次连接的第三前驱匹配延时单元、第二延时定义单元和第三负载驱动延时单元，第四延时路径包括依次连接的第四前驱匹配延时单元、第三延时定义单元和第四负载驱动延时单元，第一负载驱动延时单元的输出端与第一数据选择器的第一数据端连接，第二负载驱动延时单元的输出端与第一数据选择器的第二数据端连接，第三负载驱动延时单元的输出端与第二数据选择器的第一数据端连接，第四负载驱动延时单元的输出端与第二数据选择器的第二数据端连接，仲裁器的第一输入端与第二负载驱动延时单元的输入端连接，仲裁器的第二输入端与第三负载驱动延时单元的输入端连接，仲裁器的输出端与第一数据选择器、第二数据选择器的控制端分别连接；其中，

第一负载驱动延时单元的输出端与第一数据选择器的第一数据端的连接点称为第1节点，第二负载驱动延时单元的输出端与第一数据选择器的第二数据端的连接点称为第2节点，第三负载驱动延时单元的输出端与第二数据选择器的第一数据端的连接点称为第3节点，第四负载驱动延时单元的输出端与第二数据选择器的第二数据端的连接点称为第4节点；

第一延时定义单元、第二延时定义单元和第三延时定义单元的延时大小为T_max/2，第二延时路径的传输延时比第一、第三、第四延时路径小T_max/2；所述转换加速模块的第一输入信号Start分别经过第一、第二延时路径传输至第1节点和第2节点，所述转换加速模块的第二输入信号Stop分别经过第三、第四延时路径传输至第3节点和第4节点；仲裁器的输出信号即为所述转换加速模块的第三输出信号flag，第一数据选择器的输出信号即为所述转换加速模块的第一输出信号Start_L，第二数据选择器的输出信号即为所述转换加速模块的第二输出信号Stop_L。

2.根据权利要求1所述的一种可压缩最大转换耗时的游标环型时间数字转换器，其特征在于，若第2节点上升沿超前于第3节点，则仲裁器的输出信号flag为高电平并控制第一数据选择器的第二数据端、第二数据选择器的第一数据端选通，Start_L与Stop_L之间的时间间隔比Start与Stop之间的时间间隔小T_max/2，此时flag处于高电平；若第2节点上升沿滞后于第3节点，则仲裁器的输出信号flag为低电平并控制第一数据选择器的第一数据端、第二数据选择器的第二数据端选通，Start_L与Stop_L之间的时间间隔与Start与Stop之间的时间间隔相等，此时flag信号处于低电平。

3.根据权利要求1所述的一种可压缩最大转换耗时的游标环型时间数字转换器，其特征在于，第一数据选择器的第一数据端为0数据端，第一数据选择器的第二数据端为1数据端，第二数据选择器的第一数据端为1数据端，第二数据选择器的第二数据端为0数据端。

4.根据权利要求1所述的一种可压缩最大转换耗时的游标环型时间数字转换器，其特征在于，转换加速模块中的第一延时定义单元、第二延时定义单元和第三延时定义单元由外部延迟锁相环DLL控制。

5.根据权利要求1所述的一种可压缩最大转换耗时的游标环型时间数字转换器，其特征在于，所述游标环型TDC包括第一延时环、第二延时环、双边沿D触发器、第三异或门和异步计数器，第一延时环包括依次连接的第一异或门、第五前驱匹配单元、第一分辨率定义单元、第一负载匹配单元和第一与门，第二延时环包括依次连接的第二异或门、第六前驱匹配单元、第二分辨率定义单元、第二负载匹配单元和第二与门，第一异或门的第一输入端与第一与门的输出端连接，第二异或门的第一输入端与第二与门的输出端连接，双边沿D触发器的数据输入端与第一与门的第一输入端连接，双边沿D触发器的时钟输入端与第二与门的第一输入端连接，所述双边沿D触发器的输出端与第三异或门的第一输入端连接，所述第三异或门的第二输入端与第一与门的输出端连接，所述第三异或门的输出端与第一与门、第二与门的第二输入端分别连接，异步计数器的时钟输入端与第一与门的输出端连接，所述双边沿D触发器还包括一个置位输入端，所述异步计数器的预置位端用于接受转换加速模块的第三输出信号flag；

第一异或门的第一输入端用于接受信号Start_L，第二异或门的第一输入端用于接受信号Stop_L，第一延时环、第二延时环内的第一分辨率定义单元、第二分辨率定义单元的传输延时分别为τ ₁和τ ₂，τ ₁>τ ₂，第一延时环、第二延时环内除了第一分辨率定义单元、第二分辨率定义单元之外的其余器件的传输延时完全相等。

6.根据权利要求5所述的一种可压缩最大转换耗时的游标环型时间数字转换器，其特征在于，开始测量前，所述双边沿D触发器的输出端被置位为高电平；开始测量时，信号Start_L和信号Stop_L上升沿到来后立刻触发第一、第二延时环内形成振荡波形，第一延时环内的振荡周期等于第一异或门、第五前驱匹配单元、第一分辨率定义单元、第一负载匹配单元、第一与门的传输延时总和的两倍，第二延时环内的振荡周期等于第二异或门、第六前驱匹配单元、第二分辨率定义单元、第二负载匹配单元、第二与门的传输延时总和的两倍，即第一延时环内信号的振荡周期比第二延时环内信号的振荡周期大2(τ ₁-τ ₂)；具体地，第一延时环内信号的高电平持续时间比第二延时环内信号的高电平持续时间大(τ ₁-τ ₂)，第一延时环内信号的低电平持续时间也比第二延时环内信号的低电平持续时间大(τ ₁-τ ₂)；由于Start_L信号相位超前于Stop_L信号，因此第二延时环内信号的相位逐渐接近第一延时环内振荡信号，直至赶超第一延时环内振荡信号，此时所述双边沿D触发器输出低电平，从而使得第一、第二延时环停止振荡，测量结束；测量过程中异步计数器的计数结果即为所述游标环型TDC的最终量化结果。

7.根据权利要求5所述的一种可压缩最大转换耗时的游标环型时间数字转换器，其特征在于，当flag处于高电平，将游标环型TDC的循环周期计数器置位至半量程对应的初态数字量；当flag信号处于低电平，将游标环型TDC的计数器初态设置为0。

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