CN109634089B - 一种应用于工艺非受控检测的两级tdc电路 - Google Patents
一种应用于工艺非受控检测的两级tdc电路 Download PDFInfo
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Abstract
本发明公开了一种应用于工艺非受控检测的两级TDC电路，包括第一级环形延时链TDC、时间余量选择电路和第二级游标型TDC。第一级环形延时链TDC对输入的两路信号进行粗量化，同时，利用环形结构扩展测量动态范围；时间余量选择电路将粗量化后剩余的小于一个延时单元的时间余量传递到第二级去细量化；第二级游标型TDC利用两条快慢不同的延时链对第一级剩余的时间余量进一步细量化，测量分辨率可以通过两条延时链上的延时单元差值调节。本发明有效的解决了传统TDC电路中面积与动态范围的矛盾，分辨率与设计复杂度的矛盾，可以满足基于延时测量的大规模数字集成电路工艺非受控检测对TDC电路的各项需求。
Description
技术领域
本发明属于时间测量技术领域，具体涉及一种应用于工艺非受控检测的两级TDC电路。
背景技术
科技技术深入发展的今天，高精度测量依旧是多个领域都在探究的前沿课题。高精度数字时间转换器(TDC)最早从高能粒子测量领域发展而来，目前已经扩展到很多其他重要的应用领域，如核医学成像、雷达、符合系统、全数字化相位锁相环和激光测距等。本发明中的TDC电路主要应用于集成电路制造过程中工艺非受控的检测，由于集成电路制造过程中，厂家未按照既定的工艺步骤执行，或者故意在某些工艺上做了改动，导致电路性能下降或加速老化，这对芯片成本及可靠性等造成重大影响，因此选择工艺非受控影响最为显著，最容易测量的延时这一参数，通过两级TDC电路对关键路径延时进行测量，来实现对工艺改动的检测。
TDC电路的主要功能是，用一个特定的时间精度来对两个信号上升沿之间的时间间隔进行数字量化。TDC的电路类型有很多种，应用比较广泛的是基于延时链型的，例如有抽头延时型、游标型时间数字转换器。而在实现平台上，包括ASIC(Application SpecificIntegrated Circuit)和FPGA(Field Programmable Gate Array)两类。随着各领域对时间测量技术的要求提高，TDC电路也在不断的发展。
田中一在其发表的论文“游标型时间数字转换器的研究与设计”(哈尔滨工业大学硕士学位论文2012.7)中提出了一种环形游标型TDC电路，该设计采用游标型作为设计基础，利用环形结构来扩展游标型TDC的动态范围，解决了动态范围与测量精度的矛盾。该方法的不足之处是，在实际的ASIC实现过程中，均匀环形的设计不易布局布线实现，结构太过于理想，并且电路中仍然使用了15级延时单元和双边沿类型检测器，需要对上升沿和下降沿都进行检测，整体电路面积较大，结构复杂。
中国科学院微电子研究所在其申请的专利文献“一种基于时间放大器的两步式时间数字转换器”(申请号CN201810325595.6，公开号CN108549205A)中公开了一种基于时间放大器的两步式时间数字转换器，其中第一级粗量化后，经过时间放大，第二级在进行细量化。该设计存在的不足之处是，时间放大器的使用，无论是对电路设计复杂度、面积、功耗，还是转换速度都会造成影响。并且在我们给定的应用场景下，大规模数字电路中插入多个全定制时间放大器单元，不符合实际应用情况。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种可应用于大规模数字集成电路工艺非受控检测的两级TDC电路，同时满足工艺非受控检测对分辨率、测量动态范围、面积功耗以及设计复杂度等需求。本发明要解决的技术问题通过以下技术方案实现：
一种应用于工艺非受控的两级TDC电路，包括：
第一级环形延时链TDC电路，电连接待测电路的关键路径，用于对所述关键路径两端的信号产生的时间间隔进行第一量化处理以确定第一延时时间；
时间余量选择电路，电连接所述第一级环形延时链TDC电路，用于传递所述第一量化处理后的剩余时间余量；
第二级游标型TDC电路，电连接所述时间余量选择电路，用于所述剩余时间余量进行第二量化处理以确定第二延迟时间。
作为本发明的一个实施例，所述第二量化处理的时间精度高于所述第一量化处理的时间精度。
作为本发明的一个实施例，所述第一级环形延时链TDC电路包括环形延时链、第一计数电路与第二计数电路，所述环形延时链分别与所述关键路径、所述第一计数电路、所述第二计数电路电连接。
作为本发明的一个实施例，所述环形延时链包括与非门单元和i级延时相同的延时单元；其中，
所述与非门单元的第一输入端电连接所述关键路径的输入端(START)，其第二输入端电连接第i级所述延时单元第一输出端以形成环形结构，且其输出端电连接第1级所述延时单元的第一输入端；
i级所述延时单元依次串行电连接，第2级至第i级的第一输入端均电连接至上一级所述延时单元的第一输出端，且i级所述延时单元的第二输出端均电连接至所述第二计数电路；
第i级所述延时单元的第一输出端还电连接至所述第一计数电路。
作为本发明的一个实施例，所述第一计数电路包括倍频电路和计数器电路；所述倍频电路的输入端电连接至第i级所述延时单元的第一输出端，所述倍频电路的输出端电连接至所述计数器电路的输入端。
作为本发明的一个实施例，所述第二计数电路包括锁存同或电路和解码电路；所述锁存同或电路的第一输入端电连接至关键路径的输出端(STOP)，其第二输入端电连接至i级所述延时单元的第二输出端；所述锁存同或电路的第一输出端电连接至所述解码电路，其第二输出端电连接至所述时间余量选择电路的输入端。
作为本发明的一个实施例，所述时间余量选择电路包括延时单元组、SEL解码电路和多路选择器；其中，
所述延时单元组电连接所述第一级环形延时链TDC电路和所述多路选择器，用于从所述第一级环形延时链TDC电路接收所述剩余时间余量信息并对所述时间余量信息进行延迟处理后发送至所述多路选择器以供选择输出；
所述SEL解码电路电连接所述第一级环形延时链TDC电路和所述多路选择器，用于对所述第一级环形延时链TDC电路进行解析并将解析结果发送至所述多路选择器的控制端以控制所述多路选择器的选择输出；
所述多路选择器电连接所述第二级游标型TDC电路，用于将选择输出的时间余量信息发送至所述第二级游标型TDC电路。
作为本发明的一个实施例，所述第二级游标型TDC包括两条延时链和计数电路，所述两条延时链上的延时单元延时不同。
与现有技术相比，本发明的有益效果：
第一，由于本发明电路中第一级采用环形延时链TDC电路，有效的解决了动态范围与面积之间的矛盾，第一级利用环形结构来扩大量程，减小了延时链的长度，通过改变粗计数电路中计数器的位数易于动态范围的扩展。
第二，由于本发明电路中第二级采用游标型TDC电路，有效的解决了测量分辨率与设计复杂度之间的矛盾，第二级游标结构通过改变两条快慢延时链延时单元的差值，易于调整测量分辨率，避免了使用时间放大器等复杂的设计来实现高分辨率，减小了设计复杂度。
第三，由于本发明中两级TDC电路结构的设计，合理的利用两类TDC的优势，避开了各自的劣势，第一级延时链结构不再需要担心对应工艺下分辨率单个延时单元延时的限制，第二级游标型结构也不用担心测量动态范围太大。
第四，由于本发明的两级TDC电路满足工艺非受控检测对分辨率、测量动态范围、面积功耗以及设计复杂度等需求，因此可广泛应用于CPU、MCU、DSP等大规模数字集成电路中，利用本发明的两级TDC电路来监测上述实际电路中的一些关键路径延时，从而来检测工艺制造过程是否发生了恶意工艺改动。
附图说明
图1为本发明的两级TDC电路整体框图；
图2为本发明的第一级环形延时链型TDC电路框架图；
图3为本发明的第一级环形延时链型TDC电路细化框架图一；
图4为本发明的第一级环形延时链型TDC电路细化框架图二；
图5为本发明的第一级环形延时链型TDC电路结构示意图；
图6为本发明的倍频电路结构示意图；
图7为本发明的计数器电路结构示意图；
图8为本发明的锁存同或电路的结构示意图；
图9为本发明的解码电路结构示意图；
图10为本发明的时间余量选择器结构示意图；
图11为本发明的第二级游标型TDC结构示意图；
图12为本发明两级TDC电路实际应用示意图；
图13为本发明两级TDC电路实际应用中AB路径具体包含的门电路示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例1：
请参见图1，图1为本发明的两级TDC电路整体框图，本发明的应用于工艺非受控检测的两级TDC电路包括第一级环形延时链TDC、时间余量选择电路和第二级游标型TDC。
第一级环形延时链TDC电路，电连接待测电路的关键路径，用于对关键路径两端的信号产生的时间间隔进行第一量化处理以确定第一延时时间。第一级环形延时链TDC电路主要是将关键路径两路信号时间间隔进行粗量化、扩展整体电路的测量动态范围。
本发明涉及的关键路径，可理解为一个实际电路中信号通过比较频繁，对电路功能及性能指标影响至关重要的一些路径，也可以理解一些信号翻转比较频繁的节点之间的路径。
时间余量选择电路，电连接第一级环形延时链TDC电路，用于传递第一量化处理后的剩余时间余量。时间余量选择电路是将第一级粗测量后剩余不确定的小于一个延时单元的时间余量传递到第二级去细测量。
第二级游标型TDC电路，电连接时间余量选择电路，用于剩余时间余量进行第二量化处理以确定第二延迟时间。第二级游标型TDC电路用于实现对经过时间余量选择电路传递过来的时间余量进一步细量化，提升整体TDC电路的测量分辨率。
工艺非受控检测应用中，选择部分关键路径，将关键路径两端的信号上升沿作为第一级环形延时链START和STOP信号的输入，第一级环形延时链中每个延时单元的输出和STOP信号作为时间余量选择电路的输入，时间余量选择电路的输出连接第二级游标型TDC的START和STOP信号输入端。
本发明的两级TDC电路满足工艺非受控检测对分辨率、测量动态范围、面积功耗以及设计复杂度等需求，可广泛应用于CPU、MCU、DSP等大规模数字集成电路中，利用本发明的两级TDC电路来监测上述实际电路中的一些关键路径延时，从而来检测工艺制造过程是否发生了恶意工艺改动。
实施例2：
在实施例1的基础上，本实施例的应用于工艺非受控检测的两级TDC电路请参照图2，附图2为本发明实施例的第一级环形延时链TDC电路的结构框图。本发明的TDC电路的第一级环形延时链TDC，包括环形延时链、第一计数电路和第二计数电路；STATR和STOP信号分别作为环形延时链和第二计数电路的输入，环形延时链的输出分别电连接至第一计数电路和第二计数电路。
请参见图3，图3为本发明实施例的第一级环形延时链TDC电路的结构细化框图一。图3中，环形延时链由一个两输入与非门和i个延时相同的延时单元构成。具体地，与非门单元的第一输入端电连接关键路径的输入端(START)，其第二输入端电连接第i级延时单元第一输出端以形成环形结构，且其输出端电连接第1级延时单元的第一输入端；i级所述延时单元依次串行电连接，第2级至第i级的第一输入端均电连接至上一级所述延时单元的第一输出端，且i级所述延时单元的第二输出端均电连接至所述第二计数电路；第i级所述延时单元的第一输出端还电连接至所述第一计数电路。
环形延时链环形结构的时用，使得i的值可以较小；与非门用于保证环形延时链上的返回端与START信号同相，整条延时链用于粗量化信号的延时间隔。
请参见图4和图5，图4为本发明实施例的第一级环形延时链TDC电路细化框架图二，图5为本发明实施例的第一级环形延时链TDC电路结构示意图。第一计数电路，包括倍频电路和计数器电路；倍频电路和计数器电路之间电连接，且倍频电路的输入端与延时链电路最后一个延时单元的输出端电连接，计数器电路的输出作为电路的结果输出，可以对结果译码，也可直接看计数器结果，都可完成计数的功能。
倍频电路的电路结构示意图请参见图6，计数器电路的电路结构示意图请参见图7。计数电路采用4位扭环型计数电路，计数器初始值为0000，每计数一次，最低位取反并且循环右移；计数循环结果依次为0000、1000、1100、1110、1111、0111、0011、0001、0000…。
第二计数电路，包括锁存同或电路和解码电路；锁存同或电路和解码电路之间电连接，且锁存同或电路的输入端与环形延时链的延时单元的输出端电连接，锁存同或电路的输出端输出SEL信号至时间余量选择电路。
锁存同或电路的电路结构示意图请参见图8。解码电路也即译码电路，采用8-3译码器电路，根据同或门输出的8位编码信号，解码电路输出相应的二进制数结果，此电路原理为常规电路，具体电路门级展开太琐碎，解码电路的电路结构示意图请参见图9，A0至A7为锁存同或输出的8位编码结果，Y1至Y3为译码电路输出。
第一计数电路为粗计数电路，用于记录信号经过延时链的圈数。每当START信号经过延时链到达末端时，粗计数电路中的计数器计数加一，STOP信号出现，计数器停止计数。两个延时单元和同或门构成的简单倍频电路用于对每次到来的上升和下降边沿都进行计数。
第二计数电路为细计数电路，用于记录信号当前经过的延时链上的延时单元的数目。当START信号在延时链传播时，锁存器时钟的端口接入STOP信号，在STOP信号上升沿到来，锁存器读取延时单元末端的电平，并且在各个寄存器的输出端相邻两个信号进行同或门逻辑运算，该电路通过读取0状态的位置，判断信号传递到的位置。解码器对同或门逻辑运算得到的编码进行译码，得到第一级细计数结果，并作为时间余量选择电路的选通信号。
本发明电路中第一级采用环形延时链TDC电路，有效的解决了动态范围与面积之间的矛盾，第一级利用环形结构来扩大量程，减小了延时链的长度，通过改变粗计数电路中计数器的位数易于动态范围的扩展。
实施例3：
本实施例的应用于工艺非受控检测的两级TDC电路在上述实施例的基础上，进一步对时间余量选择电路和第二级游标型TDC电路进行详细说明。
请参见图10，图10为本发明的两级TDC电路的时间余量选择电路的电路结构示意图。时间余量选择电路包括延时单元组、SEL解码电路和多路选择器；其中，延时单元组电连接第一级环形延时链TDC电路和多路选择器，用于从第一级环形延时链TDC电路接收剩余时间余量信息并对时间余量信息进行延迟处理后发送至多路选择器以供选择输出；SEL解码电路电连接第一级环形延时链TDC电路和多路选择器，用于对第一级环形延时链TDC电路进行解析并将解析结果发送至多路选择器的控制端以控制多路选择器的选择输出；多路选择器电连接第二级游标型TDC电路，用于将选择输出的时间余量信息发送至第二级游标型TDC电路。
请参见图11，图11为第二级游标型TDC电路的电路结构示意图，包括两条快慢不一样的延时链和计数电路；慢延时链即用来传递START信号的由若干个延时为τ1的延时单元构成，同理快延时链即用来传递STOP信号的由若干个延时为τ2的延时单元构成。计数电路同第一级环形延时链TDC的细计数电路，包括锁存同或电路和解码电路，触发器的输出Q0至QN依然是接入锁存同或电路中，解码电路对结果进行解码，解码电路中A0至AN为锁存同或输出的N位编码结果，Y1至Yn为译码电路输出，其中N与n的关系为：N＝2n。
第二级游标型TDC电路的两条延时链上的延时单元延时不同，通过两条延时链上单个延时单元的差值来控制测量分辨率，START信号沿慢延时链传播，STOP信号沿快延时链传播，时间间隔信号在游标链中转化为滞后的快速传播信号追赶超前的慢速传播信号；计数电路中的触发器对上下两条链中的追赶信号进行采样比较，当STOP信号追上START信号时，触发器输出…1100…状态，通过对触发器结果的译码可以得出STOP信号追赶了多少级追上了START信号，得到对时间余量的细测量结果。
本发明电路中第二级采用游标型TDC电路，有效的解决了测量分辨率与设计复杂度之间的矛盾，第二级游标结构通过改变两条快慢延时链延时单元的差值，易于调整测量分辨率，避免了使用时间放大器等复杂的设计来实现高分辨率，减小了设计复杂度。
本发明中两级TDC电路结构的设计，合理的利用两类TDC的优势，避开了各自的劣势，第一级延时链结构不再需要担心对应工艺下分辨率单个延时单元延时的限制，第二级游标型结构也不用担心测量动态范围太大。
请参见图12和图13，图12为本发明的两级TDC电路的实际应用示意图，图13为图12中AB路径具体包含的门电路示意图；下面以MCU(微控制单元)为例，对本发明的两级TDC电路的具体应用做进一步详细描述。
图12左半部分为选取的MCU中译码器模块的一条关键路径AB，右半部分是本发明中的两级TDC电路；图13即是关键路径AB路径具体包含的门电路。在实际应用时，将一个或多个两级TDC电路插入到被测电路中诸如AB这样的关键路径上，随同被测电路以及相关校准电路等进行设计与工艺制造完成流片；流片后，通过本发明的两级TDC电路检测输出关键路径的延时，将两级TDC电路输出结果与工艺所容忍的延时范围做比较，超出正常工艺允许的延时范围，则认为被测电路在制造过程中发生了工艺改动。
除了应用于MCU的检测外，本发明的电路还可广泛应用于CPU、DSP等大规模数字集成电路中，利用本发明的两级TDC电路来监测上述实际电路中的一些关键路径延时，从而来检测工艺制造过程是否发生了恶意工艺改动。
本发明有效的解决了传统TDC电路中面积与动态范围的矛盾，分辨率与设计复杂度的矛盾，可以满足基于延时测量的大规模数字集成电路工艺非受控检测对TDC电路的各项需求。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (4)
1.一种应用于工艺非受控的两级TDC电路，其特征在于，包括：
第一级环形延时链TDC电路，电连接待测电路的关键路径，用于对所述关键路径两端的信号产生的时间间隔进行第一量化处理以确定第一延时时间；
时间余量选择电路，电连接所述第一级环形延时链TDC电路，用于传递所述第一量化处理后的剩余时间余量；
第二级游标型TDC电路，电连接所述时间余量选择电路，用于所述剩余时间余量进行第二量化处理以确定第二延迟时间；
其中，所述第一级环形延时链TDC电路包括环形延时链、第一计数电路与第二计数电路，所述环形延时链分别与所述关键路径、所述第一计数电路、所述第二计数电路电连接，其中，
所述环形延时链包括与非门单元和i级延时相同的延时单元，所述与非门单元的第一输入端电连接所述关键路径的输入端(START)，其第二输入端电连接第i级所述延时单元第一输出端以形成环形结构，且其输出端电连接第1级所述延时单元的第一输入端；i级所述延时单元依次串行电连接，第2级至第i级的第一输入端均电连接至上一级所述延时单元的第一输出端，且i级所述延时单元的第二输出端均电连接至所述第二计数电路；第i级所述延时单元的第一输出端还电连接至所述第一计数电路；
所述第一计数电路包括倍频电路和计数器电路；所述倍频电路的输入端电连接至第i级所述延时单元的第一输出端，所述倍频电路的输出端电连接至所述计数器电路的输入端；
所述第二计数电路包括锁存同或电路和解码电路，所述锁存同或电路的第一输入端电连接至关键路径的输出端(STOP)，其第二输入端电连接至i级所述延时单元的第二输出端；所述锁存同或电路的第一输出端电连接至所述解码电路，其第二输出端电连接至所述时间余量选择电路的输入端。
2.根据权利要求1所述的应用于工艺非受控的两级TDC电路，其特征在于，所述第二量化处理的时间精度高于所述第一量化处理的时间精度。
3.根据权利要求1所述的应用于工艺非受控的两级TDC电路，其特征在于，所述时间余量选择电路包括延时单元组、SEL解码电路和多路选择器；其中，
所述延时单元组电连接所述第一级环形延时链TDC电路和所述多路选择器，用于从所述第一级环形延时链TDC电路接收所述剩余时间余量信息并对所述剩余时间余量信息进行延迟处理后发送至所述多路选择器以供选择输出；
所述SEL解码电路电连接所述第一级环形延时链TDC电路和所述多路选择器，用于对所述第一级环形延时链TDC电路进行解析并将解析结果发送至所述多路选择器的控制端以控制所述多路选择器的选择输出；
所述多路选择器电连接所述第二级游标型TDC电路，用于将选择输出的时间余量信息发送至所述第二级游标型TDC电路。
4.根据权利要求3所述的应用于工艺非受控的两级TDC电路，其特征在于，所述第二级游标型TDC包括两条延时链和计数电路，所述两条延时链上的延时单元延时不同。
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2018
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Also Published As
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