CN106200356A - 游标环形时间数字转换器 - Google Patents

Abstract

本发明提供一种游标环形时间数字转换器，包括：第一脉宽生成器、快速压控延时链、第二脉宽生成器、慢速压控延时链及比较器阵列。本发明的游标环形时间数字转换器具有较高的量化精度，结构较少，能够有效地减少面积；当比较器阵列中有比较器发生首次翻转之后，快速压控延时链及慢速压控延时链均会进行复位，从而使得快速压控延时链及慢速压控延时链的信号均为低电平，不再发生跳变，从而降低了工作的功耗。

Description

游标环形时间数字转换器

技术领域

本发明涉及时间数字转换电路领域，特别是涉及一种游标环形时间数字转换器。

背景技术

时间数字转换器(Time to Digital Converter,TDC)是将一段连续的时间间隔通过一定的技术手段量化成数字信号。TDC广泛应用于全数字锁相环(ADPLL)、高能物理实验、空间测距、生物检测、3D成像等领域。

就量化精度而言，游标型时间数字转换电路的量化精度非常高，而传统上的游标型TDC受限于链路长度，其可量化的时间范围非常小。2010年，Jianjun Yu等人在提出了利用环形振荡器结构的游标环形TDC，其实现的原理图如图1所示。这种结构在保持高精度的同时，又能极大地增大量化的时间范围。然而，所提出的游标环形TDC，使用的是反相器逻辑，环形延时链上的每一个延时单元都会产生上升沿和下降沿进入到相应的比较器进行比较。从图2给出的延时单元详细的电路结构可以看出上升沿主要是PMOS管控制，下降沿主要是NMOS管控制，那么由于温度、工艺偏差等不可控因素，很难讲每一级的上升延时与下降延时做到完全一致，这样对量化的精度影响很大。此外，每一级延时单元都接有两个比较器分别对上升沿和下降沿进行比较，比普通的非环形的游标TDC多了一倍的比较器，相应面积就会增大。另外，在数字电路中时钟翻转频率是电路功耗的主要因素，上述采用的环形振荡器结构的TDC链路会一直振荡下去，相应的功耗也会很大。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种游标环形时间数字转换器，用于解决现有技术中时间数字转换器由于工艺偏差、温度变化等不可控因素而使得量化精度较低的问题，以及存在的整体面积较大、功耗较高等问题。

为实现上述目的及其他相关目的，本发明提供一种游标环形时间数字转换器，所述游标环形时间数字转换器包括：

第一脉宽生成器，与先行时间信号及第一复位信号相连接，适于依据所述先行时间信号生成具有一定宽度的第一脉冲信号；

快速压控延时链，包括第一输入端、第二输入端、第三输入端、第四输入端及n+1个输出端；所述快速压控延时链的第一输入端与所述第一脉宽生成器的输出端相连接，第二输入端与第一控制电压相连接，第三输入端与所述第一复位信号相连接，所第四输入端与所述快速压控延时链的第n+1个输出端相连接以形成环形振荡器结构；所述快速压控延时链适于对所述第一脉冲信号进行处理，以得到n+1个第一输出信号，并将所述第一输出信号分别经由n+1个所述输出端输出；

第二脉宽生成器，与滞后时间信号及所述第一复位信号相连接，适于依据所述滞后时间信号生成具有一定宽度的第二脉冲信号；

慢速压控延时链，包括第一输入端、第二输入端、第三输入端、第四输入端及n+1个输出端；所述慢速压控延时链的第一输入端与所述第二脉宽生成器的输出端相连接，第二输入端与第二控制电压相连接，第三输入端与所述第一复位信号相连接，第四输入端与所述慢速压控延时链的第n+1个输出端相连接以形成环形振荡器结构；所述慢速压控延时链适于对所述第二脉冲信号进行处理，以得到n+1个第二输出信号，并将所述第二输出信号分别经由n+1个所述输出端输出；

比较器阵列，包括n+1个比较器，所述比较器与所述快速压控延时链的输出端及所述慢速压控延时链的输出端一一对应连接，并与一第二复位信号相连接，适于将所述快速压控延时链的输出信号与对应的所述慢速压控延时链的输出信号进行比对，并在所述快速压控延时链输出信号的上升沿赶上所述慢速压控延时链输出信号的上升沿时发生从低电平到高电平的翻转，且在每次比较后于所述第二复位信号的控制下复位。

作为本发明的游标环形时间数字转换器的一种优选方案，所述第一脉宽生成器包括：

第一D触发器，包括第一输入端、第二输入端、低电平复位端及输出端；所述第一D触发器的第一输入端与所述先行时间信号相连接，第二输入端与电源电压相连接；

第一缓冲器，包括输入端及输出端；所述第一缓冲器的输入端与所述第一D触发器的输出端相连接；

第一异或门，包括第一输入端、第二输入端及输出端；所述第一异或门的第一输入端与所述第一复位信号相连接，第二输入端与所述第一D触发器的输出端相连接；

第二缓冲器，包括输入端及输出端；所述第二缓冲器的输入端与所述第一异或门的输出端相连接，输出端与所述第一D触发器的低电平复位端相连接。

作为本发明的游标环形时间数字转换器的一种优选方案，所述快速压控延时链包括：

第一延时或门，包括第一输入端、第二输入端、第三输入端、第四输入端及输出端；所述第一延时或门的第一输入端与所述第一脉宽生成器的输出端相连接，第二输入端与所述第一控制电压相连接，第三输入端与所述第一复位信号相连接；

n级第一延时缓冲器，包括第一输入端、第二输入端、第三输入端及输出端；n级所述第一延时缓冲器经由第一输入端及输出端依次串接，且第一级所述第一延时缓冲器的第一输入端与所述第一延时或门的输出端相连接，第n级所述第一延时缓冲器的输出端与所述第一延时或门的第四输入端相连接；各级所述第一延时缓冲器的第二输入端均与所述第一控制电压相连接，第三输入端均与所述第一复位信号相连接。

作为本发明的游标环形时间数字转换器的一种优选方案，所述第一延时或门包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管及第八NMOS管；

第一PMOS管的栅极与所述第一复位信号相连接，第一PMOS管的源极与电源电压相连接；第二PMOS管的源极与所述电源电压相连接；第一NMOS管的栅极与所述第一脉宽生成器的输出端相连接，第二NMOS管的栅极与所述快速压控延时链的第n+1个输出端相连接；第三PMOS管的栅极与第三NMOS管的栅极相连接，并与第一PMOS管的漏极、第一NMOS管的漏极、第二PMOS管的漏极及第二NMOS管的漏极均相连接，第三PMOS管的源极与所述电源电压相连接，第三PMOS管的漏极与第三NMOS管的漏极相连接；第三NMOS管的源极接地；第四PMOS管的源极与所述电源电压相连接，第四PMOS管的漏极与所述第四NMOS管的漏极相连接，并与第二PMOS管的栅极、第五NMOS管的栅极及第六NMOS管的栅极均相连接，第四PMOS管的栅极及第四NMOS管的栅极与第三PMOS管的漏极及第三NMOS管的漏极相连接；第五NMOS管的漏极与第一NMOS管的源极相连接，第五NMOS管的源极与第八NMOS管的漏极相连接；第六NMOS管的漏极与第二NMOS管的源极相连接，第六NMOS管的源极与第七NMOS管的漏极相连接；第七NMOS管的栅极及第八NMOS管的栅极均与第一控制电压相连接，第七NMOS管的源极及第八NMOS管的源极均接地。

作为本发明的游标环形时间数字转换器的一种优选方案，所述第一延时缓冲器包括：第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管及第十六NMOS管；

第五PMOS管的栅极与所述第一复位信号相连接，第五PMOS管的源极与电源电压相连接；第六PMOS管的源极与所述电源电压相连接；第九NMOS管的栅极为所述第一延时缓冲器的信号输入端，第十NMOS管的栅极接地；第七PMOS管的栅极与第十一NMOS管的栅极相连接，并与第五PMOS管的漏极、第九NMOS管的漏极、第六PMOS管的漏极及第十NMOS管的漏极均相连接，第七PMOS管的源极与所述电源电压相连接，第七PMOS管的漏极与第十一NMOS管的漏极相连接；第十一NMOS管的源极接地；第八PMOS管的源极与所述电源电压相连接，第八PMOS管的漏极与所述第十二NMOS管的漏极相连接，并与第六PMOS管的栅极、第十三NMOS管的栅极及第十四NMOS管的栅极均相连接，第八PMOS管的栅极及第十二NMOS管的栅极与第七PMOS管的漏极及第十一NMOS管的漏极相连接；第十三NMOS管的漏极与第九NMOS管的源极相连接，第十三NMOS管的源极与第十六NMOS管的漏极相连接；第十四NMOS管的漏极与第十NMOS管的源极相连接，第十四NMOS管的源极与第十五NMOS管的漏极相连接；第十五NMOS管的栅极及第十六NMOS管的栅极均与第一控制电压相连接，第十五NMOS管的源极及第十六NMOS管的源极均接地。

作为本发明的游标环形时间数字转换器的一种优选方案，所述第二脉宽生成器包括：

第二D触发器，包括第一输入端、第二输入端、低电平复位端及输出端；所述第二D触发器的第一输入端与所述滞后时间信号相连接，第二输入端与电源电压相连接；

第三缓冲器，包括输入端及输出端；所述第三缓冲器的输入端与所述第二D触发器的输出端相连接；

第二异或门，包括第一输入端、第二输入端及输出端；所述第二异或门的第一输入端与所述第一复位信号相连接，第二输入端与所述第二D触发器的输出端相连接；

第四缓冲器，包括输入端及输出端；所述第四缓冲器的输入端与所述第二异或门的输出端相连接，输出端与所述第二D触发器的低电平复位端相连接。

作为本发明的游标环形时间数字转换器的一种优选方案，所述慢速压控延时链包括：

第二延时或门，包括第一输入端、第二输入端、第三输入端、第四输入端及输出端；所述第二延时或门的第一输入端与所述第二脉宽生成器的输出端相连接，第二输入端与所述第二控制电压相连接，第三输入端与所述第一复位信号相连接；

n级第二延时缓冲器，包括第一输入端、第二输入端、第三输入端及输出端；n级所述第二延时缓冲器经由第一输入端及输出端依次串接，且第一级所述第二延时缓冲器的第一输入端与所述第二延时或门的输出端相连接，第n级所述第二延时缓冲器的输出端与所述第二延时或门的第四输入端相连接；各级所述第二延时缓冲器的第二输入端均与所述第二控制电压相连接，第三输入端均与所述第一复位信号相连接。

作为本发明的游标环形时间数字转换器的一种优选方案，所述第二延时或门包括：第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管及第二十四NMOS管；

第九PMOS管的栅极与所述第一复位信号相连接，第九PMOS管的源极与电源电压相连接；第十PMOS管的源极与所述电源电压相连接；第十七NMOS管的栅极与所述第二脉宽生成器的输出端相连接，第十八NMOS管的栅极与所述慢速压控延时链的第n+1个输出端相连接；第十一PMOS管的栅极与第十九NMOS管的栅极相连接，并与第九PMOS管的漏极、第十七NMOS管的漏极、第十PMOS管的漏极及第十八NMOS管的漏极均相连接，第十一PMOS管的源极与所述电源电压相连接，第十一PMOS管的漏极与第十九NMOS管的漏极相连接；第十九NMOS管的源极接地；第十二PMOS管的源极与所述电源电压相连接，第十二PMOS管的漏极与所述第二十NMOS管的漏极相连接，并与第十PMOS管的栅极、第二十一NMOS管的栅极及第二十二NMOS管的栅极均相连接，第十二PMOS管的栅极及第二十NMOS管的栅极与第十一PMOS管的漏极及第十九NMOS管的漏极相连接；第二十一NMOS管的漏极与第十七NMOS管的源极相连接，第二十一NMOS管的源极与第二十四NMOS管的漏极相连接；第二十二NMOS管的漏极与第十八NMOS管的源极相连接，第二十二NMOS管的源极与第二十三NMOS管的漏极相连接；第二十三NMOS管的栅极及第二十四NMOS管的栅极均与第二控制电压相连接，第二十三NMOS管的源极及第二十四NMOS管的源极均接地。

作为本发明的游标环形时间数字转换器的一种优选方案，所述第二延时缓冲器包括：第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管及第三十二NMOS管；

第十三PMOS管的栅极与所述第一复位信号相连接，第十三PMOS管的源极与电源电压相连接；第十四PMOS管的源极与所述电源电压相连接；第二十五NMOS管的栅极为所述第二延时缓冲器的信号输入端，第二十六NMOS管的栅极接地；第十五PMOS管的栅极与第二十七NMOS管的栅极相连接，并与第十三PMOS管的漏极、第二十五NMOS管的漏极、第十四PMOS管的漏极及第二十六NMOS管的漏极均相连接，第十五PMOS管的源极与所述电源电压相连接，第十五PMOS管的漏极与第二十七NMOS管的漏极相连接；第二十七NMOS管的源极接地；第十六PMOS管的源极与所述电源电压相连接，第十六PMOS管的漏极与所述第二十八NMOS管的漏极相连接，并与第十四PMOS管的栅极、第二十九NMOS管的栅极及第三十NMOS管的栅极均相连接，第十六PMOS管的栅极及第二十八NMOS管的栅极与第十五PMOS管的漏极及第二十七NMOS管的漏极相连接；第二十九NMOS管的漏极与第二十五NMOS管的源极相连接，第二十九NMOS管的源极与第三十二NMOS管的漏极相连接；第三十NMOS管的漏极与第二十六NMOS管的源极相连接，第三十NMOS管的源极与第三十一NMOS管的漏极相连接；第三十一NMOS管的栅极及第三十二NMOS管的栅极均与第二控制电压相连接，第三十一NMOS管的源极及第三十二NMOS管的源极均接地。

作为本发明的游标环形时间数字转换器的一种优选方案，所述游标环形时间数字转换器还包括：

第一计数器，包括第一输入端、第二输入端及输出端；所述第一计数器的第一输入端与所述快速压控延时链的第n+1个输出端相连接，第二输入端与所述滞后时间信号相连接；所述第一计数器适于对所述第一脉冲信号在所述快速延时链所循环的周期数进行计数，且在所述滞后时间信号的上升沿到来时停止计数；

第二计数器，包括第一输入端、第二输入端及输出端；所述第二计数器的第一输入端与所述慢速压控延时链的第n+1个输出端相连接；所述第二计数器适于对所述第二脉冲信号在所述慢速延时链所循环的周期数进行计数，且在所述比较器阵列中某一个比较器首先发生翻转时停止计数。

作为本发明的游标环形时间数字转换器的一种优选方案，所述游标环形时间数字转换器还包括数据处理系统，所述数据处理系统包括：

边沿检测电路模块，包括n+1个边沿检测电路，所述边沿检测电路模块包括n+1各输入端及输出端；所述边沿检测电路模块的输入端与所述比较器的输出端一一对应连接；所述边沿检测电路模块适于检测所述比较器输出信号的上升沿，当检测到所述比较器输出信号的上升沿时，对应的所述边沿检测电路模块的输出由低电平到高电平翻转；

检测和编码输出模块，包括输入端及输出端；所述检测和编码输出模块的输入端与所述边沿检测电路模块的输出端相连接，适于将所述边沿检测电路模块的输出信号进行检测，以获得4位的二进制输出；

动态或门，包括输入端及输出端，所述动态或门的输入端与所述边沿检测电路模块的输出端相连接，适于提取所述边沿检测电路模块最先翻转的信号；

第三异或门，包括第一输入端、第二输入端及输出端；所述第三异或门的第一输入端与所述动态或门的输出端相连接，第二输入端与一第三复位信号相连接；所述第三异或门的输出信号即为所述第一复位信号。

作为本发明的游标环形时间数字转换器的一种优选方案，所述边沿检测电路包括：第十七PMOS管、第十八PMOS管、第三十三NMOS管、第三十四NMOS管及第三十五NMOS管；

第十七PMOS管的栅极与所述第三复位信号相连接，第十七PMOS管的源极与第十八PMOS管的源极相连接，第十七PMOS管的漏极与第三十五NMOS管的漏极相连接；

第三十三NMOS管的栅极与所述第三复位信号相连接，第三十三NMOS管的源极与第三十四NMOS管的源极相连接，第三十三NMOS管的漏极与第三十五NMOS管的源极相连接；

第三十五NMOS管的栅极与所述比较器的输出端相连接；

所述第十八PMOS管的栅极及所述第三十四NMOS管的栅极均与所述第十七PMOS管的漏极及所述第三十五NMOS管的漏极相连接。

如上所述，本发明的游标环形时间数字转换器，具有以下有益效果：

1.本发明的游标环形时间数字转换器的快速压控延时链及慢速压控延时链中的延时单元均只用到上升沿，且只用一个控制电压，从而避免了工艺偏差及温度变化等不可控因素对量化精度造成的不良影响；同时，由于快速压控延时链及慢速压控延时链的输出端均与输入端相连接构成反馈结构，从而保持各延时单元具有相同的上升沿延时及下降沿延时，进而使得本发明的游标环形时间转换器具有较高的量化精度；

2.本发明的游标环形时间数字转换器的结构较少，能够有效地减少面积；

3.当比较器阵列中有比较器发生首次翻转之后，快速压控延时链及慢速压控延时链均会进行复位，从而使得快速压控延时链及慢速压控延时链的信号均为低电平，不再发生跳变，从而降低了工作的功耗。

附图说明

图1显示为现有技术中的游标环形时间数字转换器的电路结构示意图。

图2显示为现有技术中的游标环形时间数字转换器所用的与非门及反相器的电路结构示意图，其中(a)为非门的电路结构示意图，(b)为反相器的电路结构示意图。

图3显示为本发明的游标环形时间数字转换器的游标环形时间数字转换器的电路结构示意图。

图4显示为本发明的游标环形时间数字转换器中的第一脉宽生成器的电路结构示意图。

图5显示为本发明的游标环形时间数字转换器中的第一脉宽生成器的时序图。

图6显示为本发明的游标环形时间数字转换器中的第一延时或门的电路结构示意图。

图7显示为本发明的游标环形时间数字转换器中的第一延时或门的时序图。

图8显示为本发明的游标环形时间数字转换器中的第一延时缓冲器的电路结构示意图。

图9显示为本发明的游标环形时间数字转换器中的第二脉宽生成器的电路结构示意图。

图10显示为本发明的游标环形时间数字转换器中的第二延时或门的电路结构示意图。

图11显示为本发明的游标环形时间数字转换器中的第二延时缓冲器的电路结构示意图。

图12显示为本发明的游标环形时间数字转换器中的数据处理系统的电路结构示意图。

图13显示为本发明的游标环形时间数字转换器的数据处理系统中的边沿检测电路的电路结构示意图。

图14显示为本发明的游标环形时间数字转换器的数据处理系统中的边沿检测电路的输出信号图。

图15显示为本发明的游标环形时间数字转换器的数据处理系统生成第一复位信号的时序图。

图16显示为本发明的游标环形时间数字转换器中的快速压控延时链及慢速压控延时链的时序图，其中，实现为快速压控延时链的时序图，虚线为慢速压控延时链的时序图。

元件标号说明

1 第一脉宽生成器

11 第一D触发器

12 第一缓冲器

13 第一异或门

14 第二缓冲器

2 快速压控延时链

21 第一延时或门

22 第一延时缓冲器

3 第二脉宽生成器

31 第二D触发器

32 第三缓冲器

33 第二异或门

34 第四缓冲器

4 慢速压控延时链

41 第二延时或门

42 第二延时缓冲器

5 比较器阵列

51 比较器

61 第一计数器

62 第二计数器

71 边沿检测电路模块

711 边沿检测电路

72 检测和编码输出模块

73 动态或门

74 第三异或门

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3至图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参阅图3，本发明提供一种游标环形时间数字转换器，所述游标环形时间数字转换器包括：第一脉宽生成器1，所述第一脉宽生成器1包括第一输入端、第二输入端及输出端；所述第一脉宽生成器1的第一输入端与先行时间信号CLK_S相连接，第二输入端与一第一复位信号Rst相连接；所述第一脉宽生成器1适于依据所述先行时间信号CLK_S生成具有一定宽度的第一脉冲信号CLK_S_in；快速压控延时链2，所述快速压控延时链2包括第一输入端、第二输入端、第三输入端、第四输入端及n+1个输出端；所述快速压控延时链2的第一输入端与所述第一脉宽生成器1的输出端相连接，第二输入端与第一控制电压VNS相连接，第三输入端与所述第一复位信号Rst相连接，所第四输入端与所述快速压控延时链2的第n+1个输出端相连接以形成环形振荡器结构；所述快速压控延时链2适于对所述第一脉冲信号CLK_S_in进行处理，以得到n+1个第一输出信号S<1>、S<2>…S<n>，并将所述第一输出信号分别经由n+1个所述输出端输出；第二脉宽生成器3，所述第二脉宽生成器3包括第一输入端、第二输入端及输出端；所述第二脉宽生成器3的第一输入端与滞后时间信号CLK_F相连接，第二输入端与所述第一复位信号Rst相连接；所述第二脉宽生成器3适于依据所述滞后时间信号CLK_F生成具有一定宽度的第二脉冲信号CLK_F_in；慢速压控延时链4，所述慢速压控延时链4包括第一输入端、第二输入端、第三输入端、第四输入端及n+1个输出端；所述慢速压控延时链4的第一输入端与所述第二脉宽生成器3的输出端相连接，第二输入端与第二控制电压VNF相连接，第三输入端与所述第一复位信号Rst相连接，第四输入端与所述慢速压控延时链4的第n+1个输出端相连接以形成环形振荡器结构；所述慢速压控延时链4适于对所述第二脉冲信号CLK_F_in进行处理，以得到n+1个第二输出信号F<1>、F<2>…F<n>，并将所述第二输出信号分别经由n+1个所述输出端输出；比较器阵列5，所述比较器阵列5包括n+1个比较器51，所述比较器51包括第一输入端、第二输入端、复位端及输出端；所述比较器51的第一输入端分别与所述快速压控延时链2的输出端一一对应连接，第二输入端分别与所述慢速压控延时链4的输出端一一对应连接，复位端与一第二复位信号相连接，所述第二复位信号可以为所述快速压控延时连2输出的一第一输出信号；所述比较器51适于将所述快速压控延时链2的输出信号与对应的所述慢速压控延时链4的输出信号进行比对，并在所述快速压控延时链2输出信号的上升沿赶上所述慢速压控延时链4输出信号的上升沿时发生从低电平到高电平的翻转，且在每次比较后于所述第二复位信号的控制下复位。

作为示例，请参阅图4，所述第一脉宽生成器1包括：第一D触发器11，所述第一D触发器11包括第一输入端、第二输入端、低电平复位端Rp及输出端Q；所述第一D触发器11的第一输入端与所述先行时间信号CLK_S相连接，第二输入端与电源电压VDD相连接；第一缓冲器12，所述第一缓冲器12包括输入端及输出端；所述第一缓冲器12的输入端与所述第一D触发器11的输出端Q相连接；第一异或门13，所述第一异或门13包括第一输入端、第二输入端及输出端；所述第一异或门13的第一输入端与所述第一复位信号Rst相连接，第二输入端与所述第一D触发器11的输出端Q相连接；第二缓冲器14，所述第二缓冲器14包括输入端及输出端；所述第二缓冲器14的输入端与所述第一异或门13的输出端相连接，输出端与所述第一D触发器11的低电平复位端Rp相连接。其中，所述第一缓冲器12具有调节脉宽宽度的功能，所述第二缓冲器14作为所述第一脉宽生成器1的输出驱动。所述第一脉宽生成器1的时序图如图5所示，由图5可知，所述先行时间信号CLK_S为一个从低到高翻转的阶跃信号，其上升沿到来会触发所述第一D触发器11，使得所述第一D触发器11输出端产生从低到高的翻转；由于所述第一异或门13的作用，所述第一复位信号Rst经过所述第一异或门13之后生成的复位信号Rp_DFF为低电平，从而使得所述第一D触发器11复位，所述第一D出发器11的输出跳转至低电平。

作为示例，请继续参阅图3，所述快速压控延时链2包括：第一延时或门21，所述第一延时或门21包括第一输入端、第二输入端、第三输入端、第四输入端及输出端；所述第一延时或门21的第一输入端与所述第一脉宽生成器1的输出端相连接，第二输入端与所述第一控制电压VNS相连接，第三输入端与所述第一复位信号Rst相连接；n级第一延时缓冲器22，所述第一延时缓冲器22包括第一输入端、第二输入端、第三输入端及输出端；n级所述第一延时缓冲器22经由第一输入端及输出端依次串接，且第一级所述第一延时缓冲器22的第一输入端与所述第一延时或门21的输出端相连接，第n级所述第一延时缓冲器22的输出端与所述第一延时或门21的第四输入端相连接；各级所述第一延时缓冲器22的第二输入端均与所述第一控制电压VNS相连接，第三输入端均与所述第一复位信号Rst相连接。所述第一延时缓冲器22的级数可以根据实际需要进行设定，本实施例中，以所述第一延时缓冲器22的级数为14级作为示例，但在实际示例中并不以此为限。

作为示例，请参阅图6，所述第一延时或门21包括：第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7及第八NMOS管MN8；第一PMOS管MP1的栅极与所述第一复位信号Rst相连接，第一PMOS管MP1的源极与电源电压VDD相连接；第二PMOS管MP2的源极与所述电源电压相VDD连接；第一NMOS管MN1的栅极与所述第一脉宽生成器1的输出端相连接，即所述第一NMOS管MN1的栅极的输入信号为CLK_S_in，第二NMOS管MN2的栅极与所述快速压控延时链2的第n+1个输出端相连接，即所述第二NMOS管MN2的栅极的输入信号为S<n>，本实施例中，以所述第二NMOS管MN2的栅极与所述快速压控延时链2的第14个输出端相连接，即所述第二NMOS管MN2的栅极的输入信号为S<14>；第三PMOS管MP3的栅极与第三NMOS管MN3的栅极相连接，并与第一PMOS管MP1的漏极、第一NMOS管MN1的漏极、第二PMOS管MP2的漏极及第二NMOS管MN2的漏极均相连接，第三PMOS管MP3的源极与所述电源电压VDD相连接，第三PMOS管MP3的漏极与第三NMOS管MN3的漏极相连接；第三NMOS管MN3的源极接地；第四PMOS管MP4的源极与所述电源电压VDD相连接，第四PMOS管MP4的漏极与所述第四NMOS管MN4的漏极相连接，并与第二PMOS管MN2的栅极、第五NMOS管MN5的栅极及第六NMOS管MN6的栅极均相连接，第四PMOS管MP4的栅极及第四NMOS管MN4的栅极与第三PMOS管MP3的漏极及第三NMOS管MN3的漏极相连接，作为所述第一延时或门21的输出端；第五NMOS管MN5的漏极与第一NMOS管MN1的源极相连接，第五NMOS管MN5的源极与第八NMOS管MN8的漏极相连接；第六NMOS管MN6的漏极与第二NMOS管MN2的源极相连接，第六NMOS管MN6的源极与第七NMOS管MN7的漏极相连接；第七NMOS管MN7的栅极及第八NMOS管MN8的栅极均与第一控制电压VNS相连接，第七NMOS管MN7的源极及第八NMOS管MN8的源极均接地。

作为示例，所述第一延时或门21中的所述第三PMOS管MP3与所述第三NMOS管MN3构成方向器对图6中节点X的信号进行反向输出；所述第四PMOS管MP4及所述第四NMOS管MN4构成方向器对所述第一延时或门21的输出信号S<0>反向，并控制所述第二PMOS管MP2、第五NMOS管MN5及第六NMOS管MN6三个管子的开关情况；所述第七NMOS管MN7及第八NMOS管MN8受所述第一控制电压VNS控制，所述第一控制电压VNS可以控制所述第七NMOS管MN7及第八NMOS管MN8的电流，从而控制所述第一延时或门21的延时大小。所述第一延时或门21的时序图如图7所示。

作为示例，请参阅图8，所述第一延时缓冲器22包括：第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15及第十六NMOS管MN16；第五PMOS管MP5的栅极与所述第一复位信号Rst相连接，第五PMOS管MP5的源极与电源电压VDD相连接；第六PMOS管MP6的源极与所述电源电压VDD相连接；第九NMOS管MN9的栅极为所述第一延时缓冲器22的信号输入端，当所述第一延时缓冲器22处于第一级时，所述第九NMOS管MN9的栅极与所述第一延时或门21的输出端相连接，当所述第一延时缓冲器22位于第二级至第n级中的任意级时，所述第九NMOS管MN9的栅极与位于其上一级的所述第一延时缓冲器22的输出端相连接；第十NMOS管MN10的栅极接地；第七PMOS管MP7的栅极与第十一NMOS管MN11的栅极相连接，并与第五PMOS管MP5的漏极、第九NMOS管MN9的漏极、第六PMOS管MP6的漏极及第十NMOS管MN10的漏极均相连接，第七PMOS管MP7的源极与所述电源电压VDD相连接，第七PMOS管MP7的漏极与第十一NMOS管MN11的漏极相连接；第十一NMOS管MN11的源极接地；第八PMOS管MP8的源极与所述电源电压VDD相连接，第八PMOS管MP8的漏极与所述第十二NMOS管MN12的漏极相连接，并与第六PMOS管MP6的栅极、第十三NMOS管MN13的栅极及第十四NMOS管MN14的栅极均相连接，第八PMOS管MP8的栅极及第十二NMOS管MN12的栅极与第七PMOS管MP7的漏极及第十一NMOS管MN11的漏极相连接；第十三NMOS管MN13的漏极与第九NMOS管MN9的源极相连接，第十三NMOS管MN13的源极与第十六NMOS管MN16的漏极相连接；第十四NMOS管MN14的漏极与第十NMOS管MN10的源极相连接，第十四NMOS管MN14的源极与第十五NMOS管MN15的漏极相连接；第十五NMOS管MN15的栅极及第十六NMOS管MN16的栅极均与第一控制电压VNS相连接，第十五NMOS管MN15的源极及第十六NMOS管MN16的源极均接地。其实，所述第一延时缓冲器22的具体结构与所述第一延时或门11的具体结构大致相似，二者最明显的区别在于所述第一延时缓冲器22中的所述第十NMOS管MN10的栅极接地，而所述第一延时或门11中与所述第十NMOS管MN10相对应的所述第二NMOS管MN2的栅极接所述快速压控延时链2的第n+1个输出端。

作为示例，请参阅图9，所述第二脉宽生成器3包括：第二D触发器31，所述第二D触发器31包括第一输入端、第二输入端、低电平复位端Rp及输出端Q；所述第二D触发器31的第一输入端与所述滞后时间信号CLK_F相连接，第二输入端与电源电压VDD相连接；第三缓冲器32，所述第三缓冲器32包括输入端及输出端；所述第三缓冲器32的输入端与所述第二D触发器31的输出端Q相连接；第二异或门33，所述第二或门33包括第一输入端、第二输入端及输出端；所述第二异或门33的第一输入端与所述第一复位信号Rst相连接，第二输入端与所述第二D触发器31的输出端Q相连接；第四缓冲器34，所述第四缓冲器34包括输入端及输出端；所述第四缓冲器34的输入端与所述第二异或门33的输出端相连接，所述第四缓冲器34的输出端与所述第二D触发器31的低电平复位端Rp相连接。所述第二脉宽生成器3的时序图与所述第一脉宽生成器1的时序图大致相同，具体请参阅图5，只需要将图5中对应的不同信号替换即可。同样，所述第二脉宽生成器3的工作原理与所述第一脉宽生成器1的工作原理大致相同，此处不再累述。

作为示例，请继续参阅图3，所述慢速压控延时链4包括：第二延时或门41，所述第二延时或门41包括第一输入端、第二输入端、第三输入端、第四输入端及输出端；所述第二延时或门41的第一输入端与所述第二脉宽生成器3的输出端相连接，所述第二延时或门41的第二输入端与所述第二控制电压VNF相连接，所述第二延时或门41的第三输入端与所述第一复位信号Rst相连接；n级第二延时缓冲器42，所述第二延时缓冲器42包括第一输入端、第二输入端、第三输入端及输出端；n级所述第二延时缓冲器42经由第一输入端及输出端依次串接，且第一级所述第二延时缓冲器42的第一输入端与所述第二延时或门41的输出端相连接，第n级所述第二延时缓冲器42的输出端与所述第二延时或门41的第四输入端相连接；各级所述第二延时缓冲器42的第二输入端均与所述第二控制电压VNF相连接，各级所述第二延时缓冲器42的第三输入端均与所述第一复位信号Rst相连接。所述第二延时缓冲器42的级数可以根据实际需要进行设定，本实施例中，以所述第二延时缓冲器42的级数为14级作为示例，但在实际示例中并不以此为限。

作为示例，请参阅图10，所述第二延时或门41包括：第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、第二十NMOS管MN20、第二十一NMOS管MN21、第二十二NMOS管MN22、第二十三NMOS管MN23及第二十四NMOS管MN24；第九PMOS管MP9的栅极与所述第一复位信号Rst相连接，第九PMOS管MP9的源极与电源电压VDD相连接；第十PMOS管MP10的源极与所述电源电压VDD相连接；第十七NMOS管MN17的栅极与所述第二脉宽生成器3的输出端相连接，第十八NMOS管MN18的栅极与所述慢速压控延时链4的第n+1个输出端相连接，即所述第十八NMOS管MN18的栅极的输入信号为F<n>，本实施例中，以所述第十八NMOS管MN18的栅极与所述慢速压控延时链4的第14个输出端相连接，即所述第十八NMOS管MN18的输入信号为F<14>；第十一PMOS管MP11的栅极与第十九NMOS管MN19的栅极相连接，并与第九PMOS管MP9的漏极、第十七NMOS管MN17的漏极、第十PMOS管MP10的漏极及第十八NMOS管MN18的漏极均相连接，第十一PMOS管MP11的源极与所述电源电压VDD相连接，第十一PMOS管MP11的漏极与第十九NMOS管MN19的漏极相连接；第十九NMOS管MN19的源极接地；第十二PMOS管MP12的源极与所述电源电压VDD相连接，第十二PMOS管MN12的漏极与所述第二十NMOS管MN20的漏极相连接，并与第十PMOS管MP10的栅极、第二十一NMOS管MN21的栅极及第二十二NMOS管MN22的栅极均相连接，第十二PMOS管MP12的栅极及第二十NMOS管MN20的栅极与第十一PMOS管MP11的漏极及第十九NMOS管MN19的漏极相连接；第二十一NMOS管MN21的漏极与第十七NMOS管MN17的源极相连接，第二十一NMOS管MN21的源极与第二十四NMOS管MN24的漏极相连接；第二十二NMOS管MN22的漏极与第十八NMOS管MN18的源极相连接，第二十二NMOS管MN22的源极与第二十三NMOS管MN23的漏极相连接；第二十三NMOS管MN23的栅极及第二十四NMOS管MN24的栅极均与第二控制电压VNF相连接，第二十三NMOS管MN23的源极及第二十四NMOS管MN24的源极均接地。

作为示例，所述第二延时或门41中的所述第十一PMOS管MP11与所述第十九NMOS管MN19构成方向器对图10中节点X的信号进行反向输出；所述第十二PMOS管MP12及所述第二十NMOS管MN20构成方向器对所述第二延时或门41的输出信号F<0>反向，并控制所述第十PMOS管MP10、第二十一NMOS管MN21及第二十二NMOS管MN22三个管子的开关情况；所述第二十三NMOS管MN23及第二十四NMOS管MN24受所述第二控制电压VNF控制，所述第二控制电压VNF可以控制所述第二十三NMOS管MN23及第二十四NMOS管MN24的电流，从而控制所述第二延时或门42的延时大小。

作为示例，请参阅图11，所述第二延时缓冲器42包括：第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第十六PMOS管MP16、第二十五NMOS管MN25、第二十六NMOS管MN26、第二十七NMOS管MN27、第二十八NMOS管MN28、第二十九NMOS管MN29、第三十NMOS管MN30、第三十一NMOS管MN31及第三十二NMOS管MN32；第十三PMOS管MP13的栅极与所述第一复位信号Rst相连接，第十三PMOS管MP13的源极与电源电压VDD相连接；第十四PMOS管MP14的源极与所述电源电压VDD相连接；第二十五NMOS管MN25的栅极为所述第二延时缓冲器42的信号输入端，第二十六NMOS管MN26的栅极接地；第十五PMOS管MP15的栅极与第二十七NMOS管MN27的栅极相连接，并与第十三PMOS管MP13的漏极、第二十五NMOS管MN25的漏极、第十四PMOS管MP14的漏极及第二十六NMOS管MN26的漏极均相连接，第十五PMOS管MP15的源极与所述电源电压VDD相连接，第十五PMOS管MP15的漏极与第二十七NMOS管Mn7的漏极相连接；第二十七NMOS管MN27的源极接地；第十六PMOS管MP16的源极与所述电源电压VDD相连接，第十六PMOS管MP16的漏极与所述第二十八NMOS管MN28的漏极相连接，并与第十四PMOS管MP14的栅极、第二十九NMOS管MN29的栅极及第三十NMOS管MN30的栅极均相连接，第十六PMOS管MP16的栅极及第二十八NMOS管的栅极MN28与第十五PMOS管MP15的漏极及第二十七NMOS管MN27的漏极相连接；第二十九NMOS管MN29的漏极与第二十五NMOS管MN25的源极相连接，第二十九NMOS管MN29的源极与第三十二NMOS管MN32的漏极相连接；第三十NMOS管MN30的漏极与第二十六NMOS管MN26的源极相连接，第三十NMOS管MN30的源极与第三十一NMOS管MN31的漏极相连接；第三十一NMOS管MN31的栅极及第三十二NMOS管MN32的栅极均与第二控制电压VNF相连接，第三十一NMOS管MN31的源极及第三十二NMOS管MN32的源极均接地。其实，所述第二延时缓冲器42的具体结构与所述第二延时或门41的具体结构大致相似，二者最明显的区别在于所述第二延时缓冲器42中的所述第二十六NMOS管MN26的栅极接地，而所述第二延时或门41中与所述第二十六NMOS管MN26相对应的所述第十八NMOS管MN18的栅极接所述慢速压控延时链4的第n+1个输出端。

作为示例，请继续参阅图3，所述游标环形时间数字转换器还包括：第一计数器61，所述第一计数器61包括第一输入端、第二输入端及输出端；所述第一计数器61的第一输入端与所述快速压控延时链2的第n+1个输出端相连接，所述第一计数器61的第二输入端与所述滞后时间信号CLK_F相连接；所述第一计数器61适于对所述第一脉冲信号CLK_S_in在所述快速延时链2所循环的周期数进行计数，且在所述滞后时间信号CLK_F的上升沿到来时停止计数；第二计数器62，所述第二计数器62包括第一输入端、第二输入端及输出端；所述第二计数器62的第一输入端与所述慢速压控延时链4的第n+1个输出端相连接；所述第二计数器62适于对所述第二脉冲信号CLK_F_in在所述慢速延时链4所循环的周期数进行计数，且在所述比较器阵列5中某一个比较器51首先发生翻转时停止计数。

作为示例，请参阅图12，所述游标环形时间数字转换器还包括数据处理系,7，所述数据处理系统7包括：边沿检测电路模块71，所述边沿检测电路模块71包括n+1个边沿检测电路711，所述边沿检测电路模块71包括n+1各输入端及输出端；所述边沿检测电路模块71的输入端与所述比较器的输出端一一对应连接；所述边沿检测电路模块71适于检测所述比较器51输出信号的上升沿，当检测到所述比较器51输出信号的上升沿时，对应的所述边沿检测电路模块71的输出由低电平到高电平翻转；检测和编码输出模块72，所述检测和编码输出模块72包括输入端及输出端；所述检测和编码输出模块72的输入端与所述边沿检测电路模块71的输出端相连接，适于将所述边沿检测电路模块71的输出信号进行检测，以获得4位的二进制输出；动态或门73，所述动态或门73包括输入端及输出端，所述动态或门73的输入端与所述边沿检测电路模块71的输出端相连接，适于提取所述边沿检测电路模块71最先翻转的信号；第三异或门74，所述第三异或门74包括第一输入端、第二输入端及输出端；所述第三异或门74的第一输入端与所述动态或门73的输出端相连接，所述第三异或门74的第二输入端与一第三复位信号Rp相连接；所述第三异或门73的输出信号即为所述第一复位信号Rst。

作为示例，请参阅图13，所述边沿检测电路711包括：第十七PMOS管MP17、第十八PMOS管MP18、第三十三NMOS管MN33、第三十四NMOS管MN34及第三十五NMOS管MN35；第十七PMOS管MP17的栅极与所述第三复位信号Rp相连接，第十七PMOS管MP17的源极与第十八PMOS管MP18的源极相连接，第十七PMOS管MP17的漏极与第三十五NMOS管MN35的漏极相连接；第三十三NMOS管MN33的栅极与所述第三复位信号Rp相连接，第三十三NMOS管MN33的源极与第三十四NMOS管MN34的源极相连接，第三十三NMOS管MN33的漏极与第三十五NMOS管MN35的源极相连接；第三十五NMOS管MN35的栅极与所述比较器51的输出端相连接；所述第十八PMOS管MP18的栅极及所述第三十四NMOS管MN34的栅极均与所述第十七PMOS管MP17的漏极及所述第三十五NMOS管MN35的漏极相连接。所述边沿检测电路711的时序图如图14所示，由图14可知，第i个所述比较器51首先发生翻转，i为大于或等于1小于或等于n的整数，由于所述时间数字转换器为环形结构，每一个所述比较器51均会发生翻转。所述第一复位信号Rst的生成时序图如图14所示，由图14可知，所述第三异或门74的输出信号为所述第一复位信号Rst，当Or_Out信号有从低到高的翻转时，所述第一复位信号Rst就会变为低电平，从而对所述第一脉宽生成器1、所述第二脉宽生成器3、所述第一延时或门21、所述第一延时缓冲器22、所述第二延时或门41及所述第二延时缓冲器42进行复位，从而使得所述快速压控延时链2及所述慢速压控延时链4中的信号不再发生翻转变化。

本发明的所述游标环形时间数字转换器的时序图如图16所示，由图16可知，部输入所述第二复位信号Rp、先行的输入时间信号CLK_S和滞后的输入信号CLK_F，以及两个时间信号进入到所述第一脉宽生成器及所述第二脉宽生成器后的输出的脉冲信号CLK_S_in和CLK_F_in，还有在所述快速压控延时链中循环的S<0>、S<1>……S<14>和在所述慢速压控延时链中循环的F<0>、F<1>……F<14>信号。外部输入的控制所述快速延时的所述第一控制电压VNS使得单个延时单元(第一延时或门或第一延时缓冲器)产生t_s的延时，控制所述慢速延时的第二控制电压VNF使得单个延时单元(第二延时或门或第二延时缓冲器)产生t_f的延时。从图16可以看出所述第一计数器的计数值为N，所述第二计数器的计数值为M，经过多次循环后S<4>首次超前F<4>，即第5个所述比较器首次发生翻转。则所测量到的时间间隔t_test＝N×15×t_s+M×15×(t_s-t_f)+5×(t_s-t_f)。本发明所提出的游标环形时间数字转换器可量化的最大时间间隔为t_range＝2⁶×15×t_s＝960t_s，量化精度为(t_s-t_f)。

从图16中还可以直观看出所述比较器首次发生翻转后，会对所述快速压控延时连及所述慢速压控延时链进行复位，从而所述快速压控延时连及所述慢速压控延时链上的信号都为低电平，不在跳变，从而降低了工作的功耗。

综上所述，本发明提供一种游标环形时间数字转换器，本发明的游标环形时间数字转换器的快速压控延时链及慢速压控延时链中的延时单元均只用到上升沿，且只用一个控制电压，从而避免了工艺偏差及温度变化等不可控因素对量化精度造成的不良影响；同时，由于快速压控延时链及慢速压控延时链的输出端均与输入端相连接构成反馈结构，从而保持各延时单元具有相同的上升沿延时及下降沿延时，进而使得本发明的游标环形时间转换器具有较高的量化精度；本发明的游标环形时间数字转换器的结构较少，能够有效地减少面积；当比较器阵列中有比较器发生首次翻转之后，快速压控延时链及慢速压控延时链均会进行复位，从而使得快速压控延时链及慢速压控延时链的信号均为低电平，不再发生跳变，从而降低了工作的功耗。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种游标环形时间数字转换器，其特征在于，所述游标环形时间数字转换器包括：

第一脉宽生成器，与先行时间信号及第一复位信号相连接，适于依据所述先行时间信号生成具有一定宽度的第一脉冲信号；

快速压控延时链，包括第一输入端、第二输入端、第三输入端、第四输入端及n+1个输出端；所述快速压控延时链的第一输入端与所述第一脉宽生成器的输出端相连接，第二输入端与第一控制电压相连接，第三输入端与所述第一复位信号相连接，所第四输入端与所述快速压控延时链的第n+1个输出端相连接以形成环形振荡器结构；所述快速压控延时链适于对所述第一脉冲信号进行处理，以得到n+1个第一输出信号，并将所述第一输出信号分别经由n+1个所述输出端输出；

第二脉宽生成器，与滞后时间信号及所述第一复位信号相连接，适于依据所述滞后时间信号生成具有一定宽度的第二脉冲信号；

慢速压控延时链，包括第一输入端、第二输入端、第三输入端、第四输入端及n+1个输出端；所述慢速压控延时链的第一输入端与所述第二脉宽生成器的输出端相连接，第二输入端与第二控制电压相连接，第三输入端与所述第一复位信号相连接，第四输入端与所述慢速压控延时链的第n+1个输出端相连接以形成环形振荡器结构；所述慢速压控延时链适于对所述第二脉冲信号进行处理，以得到n+1个第二输出信号，并将所述第二输出信号分别经由n+1个所述输出端输出；

比较器阵列，包括n+1个比较器，所述比较器与所述快速压控延时链的输出端及所述慢速压控延时链的输出端一一对应连接，并与一第二复位信号相连接，适于将所述快速压控延时链的输出信号与对应的所述慢速压控延时链的输出信号进行比对，并在所述快速压控延时链输出信号的上升沿赶上所述慢速压控延时链输出信号的上升沿时发生从低电平到高电平的翻转，且在每次比较后于所述第二复位信号的控制下复位。

2.根据权利要求1所述的游标环形时间数字转换器，其特征在于：所述第一脉宽生成器包括：

第一D触发器，包括第一输入端、第二输入端、低电平复位端及输出端；所述第一D触发器的第一输入端与所述先行时间信号相连接，第二输入端与电源电压相连接；

第一缓冲器，包括输入端及输出端；所述第一缓冲器的输入端与所述第一D触发器的输出端相连接；

第一异或门，包括第一输入端、第二输入端及输出端；所述第一异或门的第一输入端与所述第一复位信号相连接，第二输入端与所述第一D触发器的输出端相连接；

第二缓冲器，包括输入端及输出端；所述第二缓冲器的输入端与所述第一异或门的输出端相连接，输出端与所述第一D触发器的低电平复位端相连接。

3.根据权利要求1所述的游标环形时间数字转换器，其特征在于：所述快速压控延时链包括：

第一延时或门，包括第一输入端、第二输入端、第三输入端、第四输入端及输出端；所述第一延时或门的第一输入端与所述第一脉宽生成器的输出端相连接，第二输入端与所述第一控制电压相连接，第三输入端与所述第一复位信号相连接；

n级第一延时缓冲器，包括第一输入端、第二输入端、第三输入端及输出端；n级所述第一延时缓冲器经由第一输入端及输出端依次串接，且第一级所述第一延时缓冲器的第一输入端与所述第一延时或门的输出端相连接，第n级所述第一延时缓冲器的输出端与所述第一延时或门的第四输入端相连接；各级所述第一延时缓冲器的第二输入端均与所述第一控制电压相连接，第三输入端均与所述第一复位信号相连接。

4.根据权利要求3所述的游标环形时间数字转换器，其特征在于：所述第一延时或门包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管及第八NMOS管；

第一PMOS管的栅极与所述第一复位信号相连接，第一PMOS管的源极与电源电压相连接；第二PMOS管的源极与所述电源电压相连接；第一NMOS管的栅极与所述第一脉宽生成器的输出端相连接，第二NMOS管的栅极与所述快速压控延时链的第n+1个输出端相连接；第三PMOS管的栅极与第三NMOS管的栅极相连接，并与第一PMOS管的漏极、第一NMOS管的漏极、第二PMOS管的漏极及第二NMOS管的漏极均相连接，第三PMOS管的源极与所述电源电压相连接，第三PMOS管的漏极与第三NMOS管的漏极相连接；第三NMOS管的源极接地；第四PMOS管的源极与所述电源电压相连接，第四PMOS管的漏极与所述第四NMOS管的漏极相连接，并与第二PMOS管的栅极、第五NMOS管的栅极及第六NMOS管的栅极均相连接，第四PMOS管的栅极及第四NMOS管的栅极与第三PMOS管的漏极及第三NMOS管的漏极相连接；第五NMOS管的漏极与第一NMOS管的源极相连接，第五NMOS管的源极与第八NMOS管的漏极相连接；第六NMOS管的漏极与第二NMOS管的源极相连接，第六NMOS管的源极与第七NMOS管的漏极相连接；第七NMOS管的栅极及第八NMOS管的栅极均与第一控制电压相连接，第七NMOS管的源极及第八NMOS管的源极均接地。

5.根据权利要求3所述的游标环形时间数字转换器，其特征在于：所述第一延时缓冲器包括：第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管及第十六NMOS管；

第五PMOS管的栅极与所述第一复位信号相连接，第五PMOS管的源极与电源电压相连接；第六PMOS管的源极与所述电源电压相连接；第九NMOS管的栅极为所述第一延时缓冲器的信号输入端，第十NMOS管的栅极接地；第七PMOS管的栅极与第十一NMOS管的栅极相连接，并与第五PMOS管的漏极、第九NMOS管的漏极、第六PMOS管的漏极及第十NMOS管的漏极均相连接，第七PMOS管的源极与所述电源电压相连接，第七PMOS管的漏极与第十一NMOS管的漏极相连接；第十一NMOS管的源极接地；第八PMOS管的源极与所述电源电压相连接，第八PMOS管的漏极与所述第十二NMOS管的漏极相连接，并与第六PMOS管的栅极、第十三NMOS管的栅极及第十四NMOS管的栅极均相连接，第八PMOS管的栅极及第十二NMOS管的栅极与第七PMOS管的漏极及第十一NMOS管的漏极相连接；第十三NMOS管的漏极与第九NMOS管的源极相连接，第十三NMOS管的源极与第十六NMOS管的漏极相连接；第十四NMOS管的漏极与第十NMOS管的源极相连接，第十四NMOS管的源极与第十五NMOS管的漏极相连接；第十五NMOS管的栅极及第十六NMOS管的栅极均与第一控制电压相连接，第十五NMOS管的源极及第十六NMOS管的源极均接地。

6.根据权利要求1所述的游标环形时间数字转换器，其特征在于：所述第二脉宽生成器包括：

第二D触发器，包括第一输入端、第二输入端、低电平复位端及输出端；所述第二D触发器的第一输入端与所述滞后时间信号相连接，第二输入端与电源电压相连接；

第三缓冲器，包括输入端及输出端；所述第三缓冲器的输入端与所述第二D触发器的输出端相连接；

第二异或门，包括第一输入端、第二输入端及输出端；所述第二异或门的第一输入端与所述第一复位信号相连接，第二输入端与所述第二D触发器的输出端相连接；

第四缓冲器，包括输入端及输出端；所述第四缓冲器的输入端与所述第二异或门的输出端相连接，输出端与所述第二D触发器的低电平复位端相连接。

7.根据权利要求1所述的游标环形时间数字转换器，其特征在于：所述慢速压控延时链包括：

第二延时或门，包括第一输入端、第二输入端、第三输入端、第四输入端及输出端；所述第二延时或门的第一输入端与所述第二脉宽生成器的输出端相连接，第二输入端与所述第二控制电压相连接，第三输入端与所述第一复位信号相连接；

n级第二延时缓冲器，包括第一输入端、第二输入端、第三输入端及输出端；n级所述第二延时缓冲器经由第一输入端及输出端依次串接，且第一级所述第二延时缓冲器的第一输入端与所述第二延时或门的输出端相连接，第n级所述第二延时缓冲器的输出端与所述第二延时或门的第四输入端相连接；各级所述第二延时缓冲器的第二输入端均与所述第二控制电压相连接，第三输入端均与所述第一复位信号相连接。

8.根据权利要求7所述的游标环形时间数字转换器，其特征在于：所述第二延时或门包括：第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管及第二十四NMOS管；

第九PMOS管的栅极与所述第一复位信号相连接，第九PMOS管的源极与电源电压相连接；第十PMOS管的源极与所述电源电压相连接；第十七NMOS管的栅极与所述第二脉宽生成器的输出端相连接，第十八NMOS管的栅极与所述慢速压控延时链的第n+1个输出端相连接；第十一PMOS管的栅极与第十九NMOS管的栅极相连接，并与第九PMOS管的漏极、第十七NMOS管的漏极、第十PMOS管的漏极及第十八NMOS管的漏极均相连接，第十一PMOS管的源极与所述电源电压相连接，第十一PMOS管的漏极与第十九NMOS管的漏极相连接；第十九NMOS管的源极接地；第十二PMOS管的源极与所述电源电压相连接，第十二PMOS管的漏极与所述第二十NMOS管的漏极相连接，并与第十PMOS管的栅极、第二十一NMOS管的栅极及第二十二NMOS管的栅极均相连接，第十二PMOS管的栅极及第二十NMOS管的栅极与第十一PMOS管的漏极及第十九NMOS管的漏极相连接；第二十一NMOS管的漏极与第十七NMOS管的源极相连接，第二十一NMOS管的源极与第二十四NMOS管的漏极相连接；第二十二NMOS管的漏极与第十八NMOS管的源极相连接，第二十二NMOS管的源极与第二十三NMOS管的漏极相连接；第二十三NMOS管的栅极及第二十四NMOS管的栅极均与第二控制电压相连接，第二十三NMOS管的源极及第二十四NMOS管的源极均接地。

9.根据权利要求3所述的游标环形时间数字转换器，其特征在于：所述第二延时缓冲器包括：第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管及第三十二NMOS管；

第十三PMOS管的栅极与所述第一复位信号相连接，第十三PMOS管的源极与电源电压相连接；第十四PMOS管的源极与所述电源电压相连接；第二十五NMOS管的栅极为所述第二延时缓冲器的信号输入端，第二十六NMOS管的栅极接地；第十五PMOS管的栅极与第二十七NMOS管的栅极相连接，并与第十三PMOS管的漏极、第二十五NMOS管的漏极、第十四PMOS管的漏极及第二十六NMOS管的漏极均相连接，第十五PMOS管的源极与所述电源电压相连接，第十五PMOS管的漏极与第二十七NMOS管的漏极相连接；第二十七NMOS管的源极接地；第十六PMOS管的源极与所述电源电压相连接，第十六PMOS管的漏极与所述第二十八NMOS管的漏极相连接，并与第十四PMOS管的栅极、第二十九NMOS管的栅极及第三十NMOS管的栅极均相连接，第十六PMOS管的栅极及第二十八NMOS管的栅极与第十五PMOS管的漏极及第二十七NMOS管的漏极相连接；第二十九NMOS管的漏极与第二十五NMOS管的源极相连接，第二十九NMOS管的源极与第三十二NMOS管的漏极相连接；第三十NMOS管的漏极与第二十六NMOS管的源极相连接，第三十NMOS管的源极与第三十一NMOS管的漏极相连接；第三十一NMOS管的栅极及第三十二NMOS管的栅极均与第二控制电压相连接，第三十一NMOS管的源极及第三十二NMOS管的源极均接地。

10.根据权利要求1所述的游标环形时间数字转换器，其特征在于：所述游标环形时间数字转换器还包括：

第一计数器，包括第一输入端、第二输入端及输出端；所述第一计数器的第一输入端与所述快速压控延时链的第n+1个输出端相连接，第二输入端与所述滞后时间信号相连接；所述第一计数器适于对所述第一脉冲信号在所述快速延时链所循环的周期数进行计数，且在所述滞后时间信号的上升沿到来时停止计数；

第二计数器，包括第一输入端、第二输入端及输出端；所述第二计数器的第一输入端与所述慢速压控延时链的第n+1个输出端相连接；所述第二计数器适于对所述第二脉冲信号在所述慢速延时链所循环的周期数进行计数，且在所述比较器阵列中某一个比较器首先发生翻转时停止计数。

11.根据权利要求10所述的游标环形时间数字转换器，其特征在于：所述游标环形时间数字转换器还包括数据处理系统，所述数据处理系统包括：

边沿检测电路模块，包括n+1个边沿检测电路，所述边沿检测电路模块包括n+1各输入端及输出端；所述边沿检测电路模块的输入端与所述比较器的输出端一一对应连接；所述边沿检测电路模块适于检测所述比较器输出信号的上升沿，当检测到所述比较器输出信号的上升沿时，对应的所述边沿检测电路的输出由低电平到高电平翻转；

检测和编码输出模块，包括输入端及输出端；所述检测和编码输出模块的输入端与所述边沿检测电路模块的输出端相连接，适于将所述边沿检测电路模块的输出信号进行检测，以获得4位的二进制输出；

动态或门，包括输入端及输出端，所述动态或门的输入端与所述边沿检测电路模块的输出端相连接，适于提取所述边沿检测电路模块最先翻转的信号；

第三异或门，包括第一输入端、第二输入端及输出端；所述第三异或门的第一输入端与所述动态或门的输出端相连接，第二输入端与一第三复位信号相连接；所述第三异或门的输出信号即为所述第一复位信号。

12.根据权利要求11所述的游标环形时间数字转换器，其特征在于：所述边沿检测电路包括：第十七PMOS管、第十八PMOS管、第三十三NMOS管、第三十四NMOS管及第三十五NMOS管；

第十七PMOS管的栅极与所述第三复位信号相连接，第十七PMOS管的源极与第十八PMOS管的源极相连接，第十七PMOS管的漏极与第三十五NMOS管的漏极相连接；

第三十三NMOS管的栅极与所述第三复位信号相连接，第三十三NMOS管的源极与第三十四NMOS管的源极相连接，第三十三NMOS管的漏极与第三十五NMOS管的源极相连接；

第三十五NMOS管的栅极与所述比较器的输出端相连接；

所述第十八PMOS管的栅极及所述第三十四NMOS管的栅极均与所述第十七PMOS管的漏极及所述第三十五NMOS管的漏极相连接。