CN113098482A - 一种游标型环形时间数字转换器的延时差测量方法 - Google Patents

Abstract

本发明涉及一种游标型环形时间数字转换器的延时差测量方法，属于时间数字转换器电路技术领域，该方法包括：对两边沿输入信号进行领先滞后判定，首先开启环形慢延时链，环形慢延时链的其中一位输出SDx被计数圈数；之后开启环形快延时链，环形快延时链的其中一位输出FDx被计数；边沿FDx(k)通过D触发器抓取节点边沿SDx(k)的电压状态Qx(k)；数据读取模块依次循环抓取各节点数据Qx(k)，当Qn(k)不等于Q1(1)时，得到游标残余量(ts‑tf)*n*NFlap+(ts‑tf)*Ddec+(1‑Q1(1))*0.5n*ts；输出STOP信号关断两个环形延时链，圈数计数模块保持此刻的圈数信息NSlap和NFlap；最终延时差结果表达式为：Delta＝ts*n*NSlap+(ts‑tf)*n*NFlap+(ts‑tf)*Ddec+(1‑Q1(1))*0.5n*ts。本发明可以在付出较小的成本和功耗代价的前提下，将游标型环形TDC的传统转换速度提高一倍。

Description

一种游标型环形时间数字转换器的延时差测量方法

技术领域

本发明属于时间数字转换器电路技术领域，特别涉及一种游标型环形时间数字转换器的延时差测量方法。

背景技术

时间数字转换器，以下简称为TDC(time-to-digital converter)，是近年兴起的一种测量延时差的电路，始于高能离子测量领域。TDC可以将两路信号的边沿(上升沿或下降沿)之间的延时差量化成数字信号。凭借其电路成本低、功耗小、响应速度快的特点广泛应用于锁相环、红外探测系统、激光测距仪、模拟数字转换器、集成电路工艺偏差检测等领域。

TDC中有两种常用的模块：时域比较器和D触发器。

时域比较器(或称仲裁器arbiter)直接比较两路输入边沿PUSA和PUSB(上升沿或下降沿)的到达时间，在两路输入边沿的领先和滞后关系不同的情况下输出的电压值不同。例如，在PUSA领先PUSB时，输出高电平；在PUSA滞后PUSB时，输出低电平。当然，也可以在PUSA领先PUSB时，输出低电平；在PUSA滞后PUSB时，输出高电平。在PUSA领先或滞后PUSB时具体输出什么电平，取决于设计者和系统要求。

D触发器是常用的电路模块，用于抓取信号的状态，在TDC中也可用来比较两个边沿的延时差。D触发器的两路输入分别被称为CK端和D端。两路输入边沿PUSA和PUSB分别连接CK端和D端中的一个。当CK端出现边沿时，D触发器将抓取和保存D端的电压状态直到CK端再次出现边沿。以边沿是上升沿为例。如果CK端的上升沿领先于D端，则CK端上升沿捕捉的是未出现上升沿尚处于低电平的D端，则D触发器输出低电平；如果CK端的上升沿滞后于D端，则CK端上升沿捕捉的是已经出现上升沿也就是处于高电平的D端，则D触发器输出高电平，这就实现了与时域比较器类似的功能，但是，由于D触发器的电路不如时域比较器对称，所以使用D触发器比较两路边沿存在一定的固定误差(offset)。但是，固定误差在TDC中只会引起线性误差，而不是非线性误差，容易通过校准消除这一误差。

游标型线性TDC和环形TDC既可以使用时域比较器，也可以使用D触发器。现主要阐述与本发明有关的基于D触发器的游标型线性TDC和环形TDC。

“游标”概念来自于游标卡尺。普通的直尺或卷尺是利用刻度测量长度或距离，精度无法小于最小刻度。游标卡尺是利用两个刻度的差值来测量长度，精度小于最小刻度。类似的，钟表是利用最小刻度秒来计时，精度不能小于秒。游标型TDC是利用延时的差值进行测量，可达到几个皮秒的时间测量精度，但是刻度却不需要精细到几个皮秒。

最早的游标型TDC被称为游标型线性TDC，其原理是：首先，由“领先滞后判定”模块将输入边沿PUSA和PUSB中领先的信号输出到慢延时链，滞后的信号则输出到快延时链。一种游标型TDC的典型结构如图1所示，慢延时链和快延时链各包含n个延时节点SD1、SD2、......、SDn和FD1、FD2、......、FDn，慢延时链每个节点的延时分别是ts，快延时链每个节点的延时分别是tf，且ts>tf。相同序号的慢延时单元x(x是1到n之间的序号)与快延时单元x的输出由D触发器DLx(Dynamic Latch，动态锁存器，x是序号)进行比较。例如，慢延时单元1节点SD1的输出和快延时单元1节点FD1的输出连接到D触发器DL1，输出结果Q1；慢延时单元3节点SD3的输出和快延时单元3节点FD3的输出连接到D触发器DL3，输出结果Q3。当滞后边沿在某一个节点追赶上领先边沿时，该节点对应的D触发器输出码值会出现变化。于是，Q1～Qn就能够以温度码的形式表示领先边沿和滞后边沿之间的延时差，该延时差与(ts-tf)成正比。结果Q1～Qn输出到译码器转成通用的二进制码。例如，假设PUSA领先PUSB35pS，延时单元数量n＝7，ts＝50pS，tf＝40pS，ts-tf＝10pS。那么，由于“领先滞后判定”模块的作用，PUSA将通过慢延时链，PUSB将通过快延时链。在前3个快延时单元和慢延时单元的比较中，PUSB都滞后于PUSA；在第4个快延时单元，PUSB将追上PUSA。如果PUSA领先PUSB时的D触发器输出1，那么此TDC的转换结果Q7～Q1的温度码形式是0000111，转换成二进制码是011，即十进制数Ddec＝3。

游标型线性TDC可以实现较高的测量精度，但是缺点是延时单元数量与测量范围成比例关系，测量范围大的应用场景需要较多的延时单元，电路成本较高。后期出现的游标型环形TDC则弥补了这一缺点。

本发明涉及的游标型环形TDC的典型结构如图2所示，该结构包括：领先滞后判定模块、环形慢延时链和环形快延时链模块、数据读取模块和圈数计数模块；各模块具体说明如下：

(1)领先滞后判定模块，用来判定输入边沿PUSA和PUSB的领先滞后关系，将领先的上升沿输出到SEN(慢延时链使能信号，即具备开启和关断慢延时链的功能信号)，将滞后的上升沿输出到FEN(快延时链使能信号，即具备开启和关断快延时链的功能信号)。

(2)环形慢延时链和环形快延时链模块(在图2中由两个细线框所示)，该模块用来产生边沿(上升沿或下降沿)延时相等的n个周期性方波或时钟信号。在图2中的环形慢延时链和环形快延时链中，慢延时单元1和快延时单元1使用了常用的与门符号，其它快慢延时单元则使用了缓冲器的形式。与门符号的使用是为了体现SEN和FEN对延时链的开启和关闭作用，并不是唯一的电路实现形式，例如，用SEN和FEN连通或切断其他延时单元的电源或对地线路，也可以实现对延时链的控制。使用缓冲器的延时单元的输入输出信号可以相位相反，也可以相位相同。但是整条延时链环路要形成正向反馈，以达到环路振荡，输出方波或时钟信号的目的。

延时链的各个节点波形都呈现出周期性，且依次排列，例如SD1，SD2，SD3，……，SDn等信号呈现周期性且依次排列，FD1，FD2，FD3，……，FDn等信号呈现周期性且依次排列。

相同序号的慢延时单元x与快延时单元x的输出由D触发器DLx进行比较，例如SD1和FD1比较、SD2和FD2比较、……SDn和FDn比较。D触发器DL1～DLn的输出结果Q1(k)～Qn(k)均连接到“数据读取”模块。

(3)数据读取模块，该模块有两个作用：一是根据Q1(k)、Q2(k)、Q3(k)、……Qn(k)的数据形式判断是否完成测量，如果是，则输出STOP信号到领先滞后判定模块，领先滞后判定模块将通过SEN和FEN信号关断环形慢延时链和环形快延时链；二是将当前有效的Q1(k)、Q2(k)、Q3(k)、……Qn(k)数据转换成二进制码的形式。

注意，在图1中，D触发器DL1～DLn的输出结果用Q1、Q2、Q3、……Qn表示，在图2中，D触发器DL1～DLn的输出结果用Q1(k)、Q2(k)、Q3(k)、……Qn(k)表示。这样标识的原因是，图1中的D触发器在游标型线性TDC的转换过程中只工作一次，输出一个Qx值(x是1到n之间的序号，Qx表示Q1、Q2、Q3、……Qn中的某一位)。但是图2中的D触发器会在游标型环形TDC的转换过程中工作多次，输出多个Qx值，即存在Q1(1)、Q1(2)、Q1(3)、……Q1(k)、Q2(1)、Q2(2)、Q2(3)、……Q2(k)、Qn(1)、Qn(2)、Qn(3)、……Qn(k)。为区别，Qx(k)中用k表示Qx出现的次数。

(4)圈数计数模块是将环形慢延时链和快延时链中任意一位节点SDx和FDx输出作为圈数计数模块的输入信号(由于节点SDx和FDx波形SDx(k)和FDx(k)的周期分别等于n*ts和n*tf，如果对其中一位输出的边沿(后文仅针对上升沿说明)计数一次，相当于计时“一圈”。所以，圈数计数模块实际上是以n*ts或n*tf的整数倍进行计时)。

图3给出了游标型环形TDC几个典型的延时链节点波形。图3(a)所示波形中，各相邻序号节点波形的上升沿延时是ts，例如以下几组边沿的延时都是ts：SD1(1)和SD2(1)，SD2(1)和SD3(1)，SD3(1)和SD4(1)，……，SDn-1(1)和SDn(1)，SDn(1)和SD1(2)。将SD1(1)、SD2(1)、SD3(1)、……SD1(2)、SD2(2)、SD3(2)……等边沿表示成SDx(k)，其中x是节点序号，是1～n之间的自然数，k是边沿序号，是大于1的自然数。类似的，将FD1(1)、FD2(1)、FD3(1)、……FD1(2)、FD2(2)、FD3(2)……等边沿表示成FDx(k)。

图3(b)所示波形中，各相邻序号节点波形的上升沿延时是ts，各相邻序号节点波形的下降沿延时也是ts，例如以下几组边沿的延时都是ts：SD1(1)和SD2(1)，SD2(1)和SD3(1)，SD3(1)和SD4(1)，……，SDn-1(1)和SDn(1)，SDn(1)和SD1(2)。波形如图3(b)的环形TDC，要求比较SDx(k)和FDx(k)的D触发器或者时域比较器具备同时响应上升沿和下降沿的功能，或者使用一对D触发器或者时域比较器分别对上升沿和下降沿响应。但是，这两种做法都会导致D触发器或者时域比较器对于上升沿和下降沿的响应存在误差，并且该误差不是线性误差，难以通过校正的方法消除。所以，图3(b)的波形存在较大的测量误差。

本发明针对图3(a)中只考虑上升沿的情况进行阐述。当然，也能应用于只考虑下降沿的情况。

下面结合图4的示例波形，说明传统的延时差测量方法。传统环形TDC中游标测量的典型波形如图4所示。根据游标残余量是否大于0.5n*ts，可以分为两种情况：图4(a)所示是小于0.5n*ts的情况，图4(b)是大于0.5n*ts的情况。传统延时差测量方法对图4(a)和(b)不做区分。

在图4(a)和(b)中，SDx(k)和FDx(k)中的x是节点序号，k是边沿序号。SDx-1(k)和SDx(k)，FDx-1(k)和FDx(k)的延时差分别是ts和tf，且ts>tf。例如：SD1(4)和SD2(4)，SD2(4)和SD3(4)，SDn(4)和SD1(5)的延时差都是ts；FD1(1)和FD2(1)，FD2(1)和FD3(1)，FD1(3)和FD2(3)的延时差都是tf。于是，容易推断出，SDx(k-1)和SDx(k)，FDx(k-1)和FDx(k)的延时差分别是n*ts，n*tf，例如：SD1(1)和SD1(2)，SD3(2)和SD3(3)的延时差是n*ts，FD1(1)和FD1(2)，FD3(2)和FD3(3)的延时差是n*tf。由于延时差ts>tf，每经过一个节点，FDx(k)与相同序号SDx(k)之间的时间被“拉近”ts-tf。

如果用Delta表示PUSA和PUSB之间的延时差，那么，游标型环形TDC测量Delta的传统延时差测量方法是：

第一步：对边沿PUSA和PUSB输入信号边沿进行领先滞后判定，将边沿PUSA和PUSB两者中的领先者输出为SEN信号、滞后者输出为FEN信号，两者的延时差保持为Delta；

第二步：SEN信号首先开启环形慢延时链，FEN关闭环形快延时链，环形慢延时链的其中一位输出SDx被圈数计数模块计数。在SEN信号开启环形慢延时链后，FEN才会开启环形快延时链，并且圈数计数将停止为SEN计数，转为FEN计数，圈数计数为SEN计数的值表示为NSlap。

(“一圈”的时间是n*ts，所记录的时间可以表示成n*ts*NSlap。Delta通常不会刚好是n*ts的整数倍，或者说Delta大于等于n*ts*NSlap，两者之间存在残余量。要精准测量Delta，则必须也测量出该残余量，测量的方法就是使用游标测量，即以ts-tf的整数倍进行时间测量。为简便，将PUSA和PUSB之间的延时差Delta与圈数计数的结果n*ts*NSlap之间相减的差称为“游标残余量”。在图4(a)和图4(b)中的游标残余量是环形慢延时链的边沿SD1(2)和环形快延时链的第一个边沿FD1(1)之间的延时差。)

第三步：FEN开启环形快延时链，环形快延时链的其中一位输出FDx被计数为NFlap；边沿FDx(k)通过D触发器抓取节点边沿SDx(k)的电压状态，结果记为Qx(k)；

(Qx(k)呈现出依次排列和周期性的特点：Q1(1)、Q2(1)、Q3(1)、……、Qn(1)Q1(2)、Q2(2)、Q3(2)、……、Qn(2)、Q1(3)、……，Qn-1(k)、Qn(k)等结果依次排列并周期性出现。)

第四步：数据读取模块依次循环抓取节点数据Qx(k)用以检测游标残余量测量是否完成，当Qn-1(k)＝0，Qn(k)＝1时，则得到游标残余量(ts-tf)*n*NFlap+(ts-tf)*Ddec，输出STOP信号改变SEN和FEN信号的电压状态，关断两个环形延时链，数据读取模块保持此刻的Q1(k)～Qn(k)电压状态，圈数计数模块保持此刻的圈数信息NSlap和NFlap；

最终延时差结果表达式为：Delta＝ts*n*NSlap+(ts-tf)*n*NFlap+(ts-tf)*Ddec

其中，ts和tf分别表示慢延时单元和快延时单元的延时，n表示环形快慢延时链中的延时单元数量，NSlap表示环形慢延时链开启且快延时链关断的时间内圈数计数模块的计数值，

NFlap表示圈数计数模块对环形快延时链的计数值，Ddec表示数据读取模块用Q1(k)～Qn(k)数据转换成的十进制数值。(ts-tf)*n*NFlap+(ts-tf)*Ddec是游标残余量。

游标型环形TDC的测量游标残余量需要环形快延时链的多个周期时间，或称为环形快延时链追赶环形慢延时链的时间，是游标型环形TDC的速度瓶颈。传统方法对游标残余量的测量等待时间(latency)，最坏或最长的情况等于n*ts/(ts-tf)*ts，这一时间是此类TDC的速度瓶颈，该时间越短，此类TDC的工作速度就能越快。

发明内容

本发明的目的是为了克服已有方法的测量等待时间过长的问题，提出一种游标型环形时间数字转换器的延时差测量方法。使用本发明可以在付出较小的成本和功耗代价的前提下，将游标型环形TDC的传统转换速度提高一倍。

本发明提出的一种游标型环形TDC的延时差测量方法，用于测量两路输入信号上升沿PUSA和PUSB之间的延时差Delta，其特征在于，包括以下步骤：

第一步：对边沿PUSA和PUSB输入信号上升沿进行领先滞后判定，将边沿PUSA和PUSB两者中的领先者输出为SEN信号、滞后者输出为FEN信号，两者的延时差保持为Delta；

第二步：SEN信号首先开启环形慢延时链，FEN关闭环形快延时链，环形慢延时链的其中一位输出SDx被圈数计数模块计数，并且圈数计数为SEN计数的值表示为NSlap；

第三步：FEN开启环形快延时链，圈数计数将停止为SEN计数，转为FEN计数，环形快延时链的其中一位输出FDx被计数；边沿FDx(k)通过D触发器抓取节点边沿SDx(k)的电压状态，结果记为Qx(k)；

第四步：数据读取模块依次循环抓取节点数据Qx(k)，数据读取模块在FD1(1)时刻抓取的SD1状态Q1(1)，并储存Q1(1)，当Qn(k)不等于Q1(1)时，得到游标残余量(ts-tf)*n*NFlap+(ts-tf)*Ddec+(1-Q1(1))*0.5n*ts；输出STOP信号改变SEN和FEN信号的电压状态，关断两个环形延时链，数据读取模块保持此刻的Q1(k)～Qn(k)电压状态，圈数计数模块保持此刻的圈数信息NSlap和NFlap；

最终延时差结果表达式为：

Delta＝ts*n*NSlap+(ts-tf)*n*NFlap+(ts-tf)*Ddec+(1-Q1(1))*0.5n*ts。

式中，ts和tf分别表示慢延时单元和快延时单元的延时，n表示环形延时链中的延时单元数量，NSlap和NFlap分别表示圈数计数模块对环形慢延时链和快延时链的计数值，Ddec表示数据读取模块用Q1(k)～Qn(k)转换的数据转换的十进制数值；Q1(1)表示环形慢延时链节点1和快延时链节点1连接的D触发器的第一个输出值。(ts-tf)*n*NFlap+(ts-tf)*Ddec+(1-Q1(1))*0.5n*ts是游标残余量。

若对于只考虑下降沿的情况，测量方法与上升沿的情况相同，只是游标残余量计算结果不同，为(ts-tf)*n*NFlap+(ts-tf)*Ddec+Q1(1)*0.5n*ts。

最终延时差的的结果表达式是：

Delta＝ts*n*NSlap+(ts-tf)*n*NFlap+(ts-tf)*Ddec+Q1(1)*0.5n*ts。

本发明的特点及有益效果：

与游标型环形TDC的传统方法相比，本发明可将TDC的测量等待时间减小一半，并且只需要改动游标型环形TDC的数据读取模块的处理流程，对于领先滞后模块、环形慢延时链、环形快延时链都模块没有额外的设计要求，容易应用于传统结构之中。又由于数据读取模块是以数字逻辑门的形式实现，改动的成本和功耗都较小，所以利用本发明的方法在消耗极小额外成本和功耗的情况下就能将原有TDC的速度提高一倍，速度提升的性价比高。如果在传统结构中提高一倍速度，往往需要将慢延时单元的延时ts和tf降低一半，这往往伴随着功耗的翻倍。再者，即使在功耗不重要的应用场景中，延时ts和tf也受到半导体工艺的影响，在特定工艺下ts和tf存在极限低值。使用本发明的方法可以在极限低值ts和tf的情况下进一步将TDC的速度提高一倍。

总之，使用本发明可以在付出较小的成本和功耗代价的前提下，将传统游标型环形TDC的转换速度提高一倍。

附图说明

图1是一种游标型线性TDC的典型结构示意图；

图2是本发明涉及的一种游标型环形TDC的典型结构示意图；

图3是游标型环形TDC两种典型的延时链节点波形示意图，

图3(a)给出了各相邻序号节点波形的上升沿的延时是ts，

图3(b)给出了各相邻序号节点波形的边沿(包括上升沿和下降沿)的延时是ts；

图4为传统环形TDC延时差测量方法的典型波形示意图，

图4(a)是环形慢延时链的第一个边沿SD1(1)和环形快延时链的第一个边沿FD1(1)之间的延时差小于0.5n*ts；

图4(b)是环形慢延时链的第一个边沿SD1(1)和环形快延时链的第一个边沿FD1(1)之间的延时差大于0.5n*ts；

具体实施方式

本发明提出一种游标型环形时间数字转换器的延时差测量方法，适用于图2所示的游标型环形TDC的典型结构，创新点在于其中的数据读取模块实现方法不同，以及转换结果的表达形式不同。

本发明提出一种游标型环形时间数字转换器的延时差测量方法，用于测量两路输入信号上升沿PUSA和PUSB之间的延时差Delta，其特征在于包括以下步骤：

第一步：对边沿PUSA和PUSB输入信号上升沿进行领先滞后判定，将边沿PUSA和PUSB两者中的领先者输出为SEN信号、滞后者输出为FEN信号，两者的延时差保持为Delta；

第二步：SEN信号首先开启环形慢延时链，FEN关闭环形快延时链，环形慢延时链的其中一位输出SDx被圈数计数模块计数，并且圈数计数为SEN计数的值表示为NSlap。

第三步：FEN开启环形快延时链，圈数计数将停止为SEN计数，转为FEN计数，环形快延时链的其中一位输出FDx被计数；边沿FDx(k)通过D触发器抓取节点边沿SDx(k)的电压状态，结果记为Qx(k)；

第四步：数据读取模块依次循环抓取节点数据Qx(k)，数据读取模块在FD1(1)时刻抓取的SD1状态Q1(1)，并储存Q1(1)，当Qn(k)不等于Q1(1)时，得到游标残余量(ts-tf)*n*NFlap+(ts-tf)*Ddec+(1-Q1(1))*0.5n*ts(推导过程省略)；输出STOP信号改变SEN和FEN信号的电压状态，关断两个环形延时链，数据读取模块保持此刻的Q1(k)～Qn(k)电压状态，圈数计数模块保持此刻的圈数信息NSlap和NFlap；

最终延时差结果表达式为：

Delta＝ts*n*NSlap+(ts-tf)*n*NFlap+(ts-tf)*Ddec+(1-Q1(1))*0.5n*ts

式中，ts和tf分别表示慢延时单元和快延时单元的延时，n表示环形延时链中的延时单元数量，NSlap和NFlap分别表示圈数计数模块对环形慢延时链和快延时链的计数值，Ddec表示数据读取模块用Q1(k)～Qn(k)转换的数据转换的十进制数值。Q1(1)表示环形慢延时链节点1和快延时链节点1连接的D触发器的第一个输出值。(ts-tf)*n*NFlap+(ts-tf)*Ddec+(1-Q1(1))*0.5n*ts是游标残余量。

若对于只考虑下降沿的情况，测量方法与上述只考虑下降沿的情况基本相同，只是计算得到的游标残余量不同，为(ts-tf)*n*NFlap+(ts-tf)*Ddec+Q1(1)*0.5n*ts。

最终延时差结果表达式为：

Delta＝ts*n*NSlap+(ts-tf)*n*NFlap+(ts-tf)*Ddec+Q1(1)*0.5n*ts。

与传统方法相比，本发明不需要测量完整的游标残余量，所以节省了测量时间。本发明的延时差测量方法所需测量等待时间(latency)最坏或最长的情况等于0.5n*ts/(ts-tf)*ts，比传统方法的最坏延时n*ts/(ts-tf)*ts缩短了一半。以图4为例，传统方法测量图4(a)和(b)的方法完全相同，都是测量SD1(2)到FD1(1)的延时差，而图4(b)由于游标残余量较长，要求较大的测量等待时间。在本发明中，要得到游标残余量并不需要像传统方法那样测量SD1(2)到FD1(1)的延时差，而只需要测量SD1(2)的下一个邻近下降沿到FD1(1)的延时差，这也就显著缩短了游标测量的等待时间。

Claims (2)

1.一种游标型环形时间数字转换器的延时差测量方法，用于测量两路输入信号上升沿PUSA和PUSB之间的延时差Delta，其特征在于，包括以下步骤：

第一步：对边沿PUSA和PUSB输入信号上升沿进行领先滞后判定，将边沿PUSA和PUSB两者中的领先者输出为SEN信号、滞后者输出为FEN信号，两者的延时差保持为Delta；

第二步：SEN信号首先开启环形慢延时链，FEN关闭环形快延时链，环形慢延时链的其中一位输出SDx被圈数计数模块计数，并且圈数计数为SEN计数的值表示为NSlap；

第三步：FEN开启环形快延时链，圈数计数将停止为SEN计数，转为FEN计数，环形快延时链的其中一位输出FDx被计数；边沿FDx(k)通过D触发器抓取节点边沿SDx(k)的电压状态，结果记为Qx(k)；

第四步：数据读取模块依次循环抓取节点数据Qx(k)，数据读取模块在FD1(1)时刻抓取的SD1状态Q1(1)，并储存Q1(1)，当Qn(k)不等于Q1(1)时，得到游标残余量(ts-tf)*n*NFlap+(ts-tf)*Ddec+(1-Q1(1))*0.5n*ts；输出STOP信号改变SEN和FEN信号的电压状态，关断两个环形延时链，数据读取模块保持此刻的Q1(k)～Qn(k)电压状态，圈数计数模块保持此刻的圈数信息NSlap和NFlap；

最终延时差结果表达式为：

Delta＝ts*n*NSlap+(ts-tf)*n*NFlap+(ts-tf)*Ddec+(1-Q1(1))*0.5n*ts

式中，ts和tf分别表示慢延时单元和快延时单元的延时，n表示环形延时链中的延时单元数量，NSlap和NFlap分别表示圈数计数模块对环形慢延时链和快延时链的计数值，Ddec表示数据读取模块用Q1(k)～Qn(k)转换的数据转换的十进制数值；Q1(1)表示环形慢延时链节点1和快延时链节点1连接的D触发器的第一个输出值；(ts-tf)*n*NFlap+(ts-tf)*Ddec+(1-Q1(1))*0.5n*ts是游标残余量。

2.一种游标型环形时间数字转换器的延时差测量方法，用于测量两路输入信号下降沿PUSA和PUSB之间的延时差Delta，其特征在于，包括以下步骤：

第一步：对边沿PUSA和PUSB输入信号下降沿进行领先滞后判定，将边沿PUSA和PUSB两者中的领先者输出为SEN信号、滞后者输出为FEN信号，两者的延时差保持为Delta；

第二步：SEN信号首先开启环形慢延时链，FEN关闭环形快延时链，环形慢延时链的其中一位输出SDx被圈数计数模块计数，并且圈数计数为SEN计数的值表示为NSlap；

第三步：FEN开启环形快延时链，圈数计数将停止为SEN计数，转为FEN计数，环形快延时链的其中一位输出FDx被计数；边沿FDx(k)通过D触发器抓取节点边沿SDx(k)的电压状态，结果记为Qx(k)；

第四步：数据读取模块依次循环抓取节点数据Qx(k)，数据读取模块在FD1(1)时刻抓取的SD1状态Q1(1)，并储存Q1(1)，当Qn(k)不等于Q1(1)时，得到游标残余量(ts-tf)*n*NFlap+(ts-tf)*Ddec+Q1(1)*0.5n*ts；输出STOP信号改变SEN和FEN信号的电压状态，关断两个环形延时链，数据读取模块保持此刻的Q1(k)～Qn(k)电压状态，圈数计数模块保持此刻的圈数信息NSlap和NFlap；

最终延时差结果表达式为：

Delta＝ts*n*NSlap+(ts-tf)*n*NFlap+(ts-tf)*Ddec+Q1(1)*0.5n*ts

式中，ts和tf分别表示慢延时单元和快延时单元的延时，n表示环形延时链中的延时单元数量，NSlap和NFlap分别表示圈数计数模块对环形慢延时链和快延时链的计数值，Ddec表示数据读取模块用Q1(k)～Qn(k)转换的数据转换的十进制数值；Q1(1)表示环形慢延时链节点1和快延时链节点1连接的D触发器的第一个输出值；(ts-tf)*n*NFlap+(ts-tf)*Ddec+Q1(1)*0.5n*ts是游标残余量。

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