CN113917830A - 循环游标延时链电路、时间数字转换器和信号选取方法 - Google Patents

Abstract

本发明涉及时间数字转换器，具体涉及一种循环游标延时链电路、时间数字转换器和信号选取方法。该循环游标延时链电路中，慢链单元，包括首尾串联的N级第一延时器；快链单元，包括首尾串联的N级第二延时器；相位比较单元，用于获取同一级第一延时器和第二延时器的输出信号的当前相位差；循环计数单元，用于获取第二触发信号在快链单元中的当前循环次数；细时间量化输出单元，用于获取细时间量化信号。本发明将慢链单元和快链单元设计成循环计数的结构，减少了寄生电容和寄生电阻对电路带来的非线性影响以及电路的面积和功耗，从而在保证精度和分辨率等性能的前提下减少了时间数字转换器的功耗。

Description

循环游标延时链电路、时间数字转换器和信号选取方法

技术领域

本发明涉及时间数字转换器，具体涉及一种循环游标延时链电路、时间数字转换器和信号选取方法。

背景技术

时间数字转换器(Time to Digital Convert，TDC)是一种对时间间隔进行测量，并将其转换为数字信号输出的器件。它广泛应用于量子通信、高能物理实验、激光测距、核医学仪器等领域。而TDC的动态范围、分辨率、线性度等性能参数对其测量结果有直接影响。要满足大的动态范围指标，可采用脉冲计数法TDC结构，该方法结构简单、测量范围大，但其分辨率受限于时钟信号，故难以实现高分辨率指标。而要高分辨率的指标，可采用游标延时线TDC结构，该结构分辨率不受限于工艺，可实现皮秒级分辨率，但该结构测量范围小，只适用于小范围的测量。

为满足高动态范围和高分辨率的指标，一般采用粗细结合的两级TDC结构实现。粗计数部分满足大动态范围的指标，细计数部分满足高分辨率的指标。基于游标延时链的粗细结合的TDC主要是通过对粗计数器进行采样来锁存输入时刻，并结合细计数部分的结果进行算术运算来获得信号输入之间的时间差值。但是普通游标延时链需要较多的延时单元个数会产生较大的寄生电容和寄生电阻，从而导致该电路的线性度较差，而且还会增加面积及功耗。

因此，如何在保证性能的前提下减少时间数字转换器的功耗，是目前亟需解决的技术问题。

发明内容

本发明的目的是提供一种循环游标延时链电路、时间数字转换器和信号选取方法，以在保证性能的前提下减少时间数字转换器的功耗。

为实现上述目的，本发明实施例提供了以下方案：

第一方面，本发明实施例提供了一种循环游标延时链电路，包括：

慢链单元，包括首尾串联的N级第一延时器，用于将接收的第一触发信号进行N级第一延时处理；其中，N为不小于2的整数；

快链单元，包括首尾串联的N级第二延时器，用于将接收的第二触发信号进行N级第二延时处理；其中，所述第二延时器的延时时长短于所述第一延时器的延时时长；

相位比较单元，用于获取同一级所述第一延时器和所述第二延时器的输出信号的当前相位差；

循环计数单元，用于获取所述第二触发信号在所述快链单元中的当前循环次数；

细时间量化输出单元，用于根据所述当前相位差为零时所述第一延时器和所述第二延时器的当前级数和所述当前循环次数，获取细时间量化信号。

在一种可能的实施例中，所述慢链单元还包括第一与非门；

所述第一与非门，其第一输入端连接最末级所述第一延时器的输出端，其第二输入端用于接收所述第一触发信号，其输出端连接第一级所述第一延时器的输入端。

在一种可能的实施例中，所述快链单元还包括第二与非门；

所述第二与非门，其第一输入端连接最末级所述第二延时器的输出端，其第二输入端用于接收所述第二触发信号，其输出端连接第一级所述第二延时器的输入端；

所述最末级所述第二延时器的输出端还连接循环计数单元的输入端。

在一种可能的实施例中，相位比较单元，包括二进制编码器和N个相位比较子单元；其中，每个相位比较子单元均对应一级所述第一延时器和所述第二延时器；

所述相位比较子单元，其第一输入端连接对应所述第一延时器的输出端，其第二输入端连接对应所述第二延时器的输出端，其输出端通过所述二进制编码器连接所述细时间量化输出单元。

在一种可能的实施例中，所述相位比较子单元中：

所述第一输入端分别连接第一PMOS管、第一NMOS管和第六NMOS管的前栅；

所述第二输入端分别连接第二PMOS管、第二NMOS管和第七NMOS管的前栅；

所述第一PMOS管的第二通路端连接所述第二PMOS管的第一通路端；所述第二PMOS管的第二通路端分别连接第三PMOS管的前栅、第三NMOS管的前栅、所述第一NMOS管的第一通路端、所述第二NMOS管的第一通路端；

第四PMOS管的第二通路端分别连接第五PMOS管的第二通路端、第六PMOS管的前栅、第四NMOS管的第一通路端、第八PMOS管的第一通路端和第五NMOS管的前栅；

所述相位比较子单元的输出端分别连接所述第五PMOS管的前栅、所述第六PMOS管的第二通路端、第七PMOS管的第二通路端、所述第八PMOS管的第二通路端、第四NMOS管的前栅和所述第五NMOS管的第一通路端；

所述第四NMOS管的第二通路端连接所述第六NMOS管的第一通路端；所述第五NMOS管的第二通路端连接所述第七NMOS管的第一通路端；

所述第三PMOS管的第二通路端分别连接所述第三NMOS管的第一通路端、所述第四PMOS管的前栅、所述第七PMOS管的前栅和所述第八PMOS管的前栅；

工作电压VDD端分别连接所述第一PMOS管的第一通路端及其背栅、所述第二PMOS管的背栅、所述第三PMOS管的第一通路端及其背栅、所述第四PMOS管的第一通路端及其背栅、所述第五PMOS管的第一通路端及其背栅、所述第六PMOS管的第一通路端及其背栅、所述第七PMOS管的第一通路端及其背栅和所述第八PMOS管的背栅；

公共连接VSS端分别连接所述第一NMOS管的第二通路端及其背栅、所述第二NMOS管的第二通路端及其背栅、所述第三NMOS管的第二通路端及其背栅、所述第四NMOS管的背栅、所述第五NMOS管的背栅、所述第六NMOS管的第二通路端及其背栅和所述第七NMOS管的第二通路端及其背栅。

在一种可能的实施例中，所述相位比较子单元的输出端经二进制编码器连接所述细时间量化输出单元的输入端。

在一种可能的实施例中，N取15。

第二方面，本发明实施例提供了一种循环游标型时间数字转换器，包括：

粗时间数字转换单元，用于接收输入的外部时钟信号，提取出所述外部时钟信号的粗时间采样信号，并获取所述粗时间采样信号的双边沿量化信号；

细时间数字转换单元，包括如第一方面中任一所述的循环游标延时链电路，用于提取所述粗时间采样信号的剩余时间采样信号，并利用所述循环游标延时链电路获取所述剩余时间采样信号的细时间量化信号；

选取单元，用于基于所述细时间量化信号，从所述双边沿量化信号中选取出所述外部时钟信号的时间量化信号。

在一种可能的实施例中，所述细时间数字转换单元，还包括：

剩余时间提取电路，用于在触发时生成并发出第一触发信号，并在触发后所述外部时钟信号出现第一个上升沿时生成并发出第二触发信号。

第三方面，本发明实施例提供了一种时间量化信号选取方法，所述方法包括：

获取如第二方面任一所述循环游标型时间数字转换器中的双边沿量化信号和细时间量化信号；其中，所述双边沿量化信号包括上升沿量化信号和下降沿量化信号；

若所述细时间量化信号中当前一级时间量化信号位于外部时钟信号的0至1/4周期内，则将所述下降沿量化信号的下一级量化信号作为所述外部时钟信号的时间量化信号的当前一级量化信号；

若所述细时间量化信号中当前一级时间量化信号位于外部时钟信号的1/4周期至3/4周期内，则将所述上升沿量化信号的当前一级量化信号作为所述外部时钟信号的时间量化信号的当前一级量化信号；

若所述细时间量化信号中当前一级时间量化信号位于外部时钟信号的3/4周期至4/4周期内，则将所述下降沿量化信号的当前一级量化信号作为所述外部时钟信号的时间量化信号的当前一级量化信号。

本发明与现有技术相比，具有如下的优点和有益效果：

本发明利用具有不同延时的慢链单元和快链单元来对输入信号进行延时，相位比较单元来获取慢链单元和快链单元的各级延时器之间的当前相位差，循环计数单元用来统计快链单元中信号的当前循环次数，当快链单元中的信号追赶上慢链单元中的信号时，当前相位差为零，细时间量化输出单元则根据此时慢链单元和快链单元的延时器当前级数和当前循环次数，获取细时间量化信号。由于循环游标延时链电路中慢链单元和快链单元均设计成循环计数的结构，可减少延时器的个数，减少了寄生电容和寄生电阻对电路带来的非线性影响以及电路的面积和功耗，从而在保证精度和分辨率等性能的前提下减少了时间数字转换器的功耗。

附图说明

为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种循环游标延时链电路的结构示意图；

图2是本发明实施例提供的一种循环游标延时链电路的连接示意图；

图3是图2的整体时序图；

图4是本发明实施例提供的一种相位比较子单元的连接示意图；

图5是本发明实施例提供的一种循环游标型时间数字转换器的结构示意图；

图6是图5的整体电路时序图；

图7是本发明实施例提供的一种时间量化信号选取方法的流程图；

图8是本发明实施例提供的选取单元的时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明实施例保护的范围。

请参阅图1，图1为本发明实施例提供的一种循环游标延时链电路的结构示意图，循环游标延时链电路100包括：慢链单元110、快链单元120、相位比较单元130、循环计数单元140和细时间量化输出单元150。

慢链单元110中包含有N个第一延时器，这些第一延时器首尾串联，形成N级第一延时器，用于将接收的第一触发信号进行N级第一延时处理。

具体的，N为不小于2的整数，每个的第一延时器的信号延迟时长均为第一延时τ₁。第一触发信号可以为上升沿触发信号，其每经过一个第一延时器，其上升沿会被向后延迟。

快链单元120中包含有N个第二延时器，这些第二延时器首尾串联，形成N级第二延时器，用于将接收的第二触发信号进行N级第二延时处理。

具体的，每个的第二延时器的信号延迟时长均为第二延时τ₂；第二延时τ₂短于第一延时τ₁，信号在快链单元120中的传播速度要快于慢链单元110。第二触发信号可以为上升沿触发信号，其每经过一个第二延时器，其上升沿会被向后延迟；第二触发信号第一次输入进快链单元120的时刻要晚于第一触发信号第一次输入进慢链单元110的时刻，此时，第一触发信号在慢链单元110中传播，属于超前信号，第二触发信号在快链单元120中传播，属于滞后信号。

相位比较单元130属于一种仲裁器，可以利用比较器、触发器等来进行搭建，其分别采集各级第一延时器和各级第二延时器的输出信号，并获取同一级第一延时器和第二延时器的输出信号的当前相位差，当某一级第一延时器和第二延时器对应的当前相位差为0，说明快链单元120中的滞后信号在该级第二延时器追赶上了慢链单元110中的超前信号。

循环计数单元140的输入端连接快链单元120中最末级第二延时器的输出端，用于获取第二触发信号在快链单元120中的当前循环次数。

细时间量化输出单元150的输入端分别连接相位比较单元130和循环计数单元140的输出端，用于获取各级第一延时器和第二延时器的当前相位差，以及，第二触发信号在快链单元120中的当前循环次数，并根据当前相位差为0的第一延时器和第二延时器对应的当前级数和当前循环次数，精确计算出时间量，从而获得细时间量化信号。

例如，若当前循环次数为p次，第q级的第一延时器和第二延时器的当前相位差为0，那么即可认为滞后信号在快链单元120中经过pN+q个第二延时器追赶上了慢链单元110中的超前信号，结合具体的延迟时长，即可精确计算出当前的时间量为(pN+q)×(τ₁-τ₂)，再通过格式处理，最终获得细时间量化信号。

该细时间量化信号可以作为两级TDC结构中的细计数部分，由于细计数部分的游标延时链设计成循环计数的结构，可减少延时单元的个数，从而减少寄生电容和寄生电阻对电路带来的非线性影响以及电路的面积和功耗。

如图2所示为本发明实施例提供的一种循环游标延时链电路的连接示意图，以解释说明本实施例的具体实现和工作过程。

图2中，慢链单元110包括第一与非门和N个第一延时器；第一与非门，其第一输入端连接最末级第一延时器的输出端，其第二输入端用于接收第一触发信号，其输出端连接第一级第一延时器的输入端，startf为第一触发信号输入进慢链单元110后形成的慢链信号。

图2中，快链单元120包括第二与非门和N个第二延时器；第二与非门，其第一输入端连接最末级第二延时器的输出端，其第二输入端用于接收第二触发信号，其输出端连接第一级第二延时器的输入端；最末级第二延时器的输出端还连接循环计数单元140的输入端，stopf为第二触发信号输入进快链单元120后形成的快链信号。

相位比较单元130，包括二进制编码器131和N个相位比较子单元132；其中，每个相位比较子单元132均对应一级第一延时器和第二延时器；相位比较子单元132，其第一输入端连接对应第一延时器的输出端，其第二输入端连接对应第二延时器的输出端，其输出端通过二进制编码器131连接细时间量化输出单元150。

由于慢链单元110和快链单元120的链路设计太长会降低延时链线性度；设计太短会使得循环次数增加，从而增加了累积误差且降低了测量范围。为平衡这两点，本实施例中N取15。

当快链信号stopf经过15级延时后，循环计数单元140进行加一操作，最后一级信号返回第一级与非门继续传播，与非门延时与延时单元一致。每一级之间都有相位比较子单元132对两条链信号相位进行比较，当快链信号stopf追赶上慢链信号startf时，二进制编码器131的输出可以由1变为0，且输出一个使能信号使循环计数单元140停止计数。细计数部分的时钟由快链单元120的最后一级第二延时器的输出来提供。由于该循环计数单元140在上升沿和下降沿都要进行加一操作，因此采用奇偶计数器结构。最后将相位比较子单元132所得结果进行编码，然后根据该编码值和计数器数值进行计算即可得到细时间量化信号。

如图3所示为图2的整体时序图，其中S1至S15为第一级第一延时器至第十五级第一延时器的时序图，F1至F15为第一级第二延时器至第十五级第二延时器的时序图，fcnt1为上升沿细计数信号，fcnt1为下降沿细计数信号，fcnt为双边沿奇偶细计数信号的时间量化信号。

本实施例中相位比较子单元132可以采用触发器来实现，如图4所示为本发明实施例提供的一种相位比较子单元的连接示意图，其中：

第一输入端分别连接第一PMOS管P01、第一NMOS管N01和第六NMOS管N06的前栅；

第二输入端分别连接第二PMOS管P02、第二NMOS管N02和第七NMOS管N07的前栅；

第一PMOS管P01的第二通路端连接第二PMOS管P02的第一通路端；第二PMOS管P02的第二通路端分别连接第三PMOS管P03的前栅、第三NMOS管N03的前栅、第一NMOS管N01的第一通路端、第二NMOS管N02的第一通路端；

第四PMOS管P04的第二通路端分别连接第五PMOS管P05的第二通路端、第六PMOS管P06的前栅、第四NMOS管N04的第一通路端、第八PMOS管P08的第一通路端和第五NMOS管N05的前栅；

相位比较子单元132的输出端分别连接第五PMOS管P05的前栅、第六PMOS管P06的第二通路端、第七PMOS管P07的第二通路端、第八PMOS管P08的第二通路端、第四NMOS管N04的前栅和第五NMOS管N05的第一通路端；

第四NMOS管N04的第二通路端连接第六NMOS管N06的第一通路端；第五NMOS管N05的第二通路端连接第七NMOS管N07的第一通路端；

第三PMOS管P03的第二通路端分别连接第三NMOS管N03的第一通路端、第四PMOS管P04的前栅、第七PMOS管P07的前栅和第八PMOS管P08的前栅；

工作电压VDD端分别连接第一PMOS管P01的第一通路端及其背栅、第二PMOS管P02的背栅、第三PMOS管P03的第一通路端及其背栅、第四PMOS管P04的第一通路端及其背栅、第五PMOS管P05的第一通路端及其背栅、第六PMOS管P06的第一通路端及其背栅、第七PMOS管P07的第一通路端及其背栅和第八PMOS管P08的背栅；

公共连接VSS端分别连接第一NMOS管N01的第二通路端及其背栅、第二NMOS管N02的第二通路端及其背栅、第三NMOS管N02的第二通路端及其背栅、第四NMOS管N04的背栅、第五NMOS管N05的背栅、第六NMOS管N06的第二通路端及其背栅和第七NMOS管N07的第二通路端及其背栅。

图4中，slow为该相位比较子单元132对应级别的第一延时器的输入信号，fast为该相位比较子单元132对应级别的第一延时器的输入信号，RSTN为复位信号，Q为该相位比较子单元132的输出端，连接二进制编码器131的输入端。当fast信号滞后slow信号时，输出Q为1；当fast信号追赶上slow信号时，输出为0。

基于与方法同样的发明构思，本发明实施例还提供了一种循环游标型时间数字转换器，如图5所示为该循环游标型时间数字转换器的结构示意图，包括：粗时间数字转换单元210、细时间数字转换单元220和选取单元230。

粗时间数字转换单元210，用于接收输入的外部时钟信号，提取出外部时钟信号的粗时间采样信号，并获取粗时间采样信号的双边沿量化信号。

具体的，粗时间数字转换单元210包括双边沿流水计数模块和采样模块构成的粗TDC；双边沿量化信号包括上升沿量化信号和下降沿量化信号。

细时间数字转换单元220，包括如上文的循环游标延时链电路100，用于提取粗时间采样信号的剩余时间采样信号，并利用循环游标延时链电路100获取剩余时间采样信号的细时间量化信号。

具体的，细时间数字转换单元220，还包括：剩余时间提取电路221。剩余时间提取电路221，用于在受HIT触发时生成并发出第一触发信号，并在受HIT触发后所述外部时钟信号出现第一个上升沿时生成并发出第二触发信号。

选取单元230，用于基于细时间量化信号，从双边沿量化信号中选取出外部时钟信号的时间量化信号。

如图6所示为图5的整体电路时序图，其中clk为外部时钟信号，ctdc0为粗时间数字转换单元210输出的上升沿量化信号，ctdc1为粗时间数字转换单元210输出的下降沿量化信号，HIT为触发信号。

本实施例在游标型细时间数字转换单元220的基础上增加了双边沿计数的粗时间数字转换单元210，弥补了游标型TDC动态范围小的缺点，从而获得大动态范围和高分辨率的两步式循环游标TDC；本实施例所设计的细时间数字转换单元220，在传统游标的基础上做了改进，增加了循环电路和用于循环圈数计数的奇偶计数器，从而缩短了延时链的长度，减少了寄生电容和寄生电阻带来的非线性影响。

基于与方法同样的发明构思，本发明实施例还提供了一种时间量化信号选取方法，如图7所示为该方法实施例的流程图，该方法应用于上文所述选取单元230中，包括步骤11至步骤14。

步骤11，获取如上文任一所述循环游标型时间数字转换器中的双边沿量化信号和细时间量化信号。

其中，所述双边沿量化信号包括上升沿量化信号和下降沿量化信号。

步骤12，若所述细时间量化信号中当前一级时间量化信号位于外部时钟信号的0至1/4周期内，则将所述下降沿量化信号的下一级量化信号作为所述外部时钟信号的时间量化信号的当前一级量化信号。

步骤13，若所述细时间量化信号中当前一级时间量化信号位于外部时钟信号的1/4周期至3/4周期内，则将所述上升沿量化信号的当前一级量化信号作为所述外部时钟信号的时间量化信号的当前一级量化信号。

步骤14，若所述细时间量化信号中当前一级时间量化信号位于外部时钟信号的3/4周期至4/4周期内，则将所述下降沿量化信号的当前一级量化信号作为所述外部时钟信号的时间量化信号的当前一级量化信号。

如图8所示为本发明实施例提供的选取单元的时序图，其中ftdc为细时间量化信号。具体的选取规则如下：

1、细时间量化信号在区间T1：外部时钟信号的时间量化信号为ctdc1+1；

2、细时间量化信号在区间T2：外部时钟信号的时间量化信号为ctdc0；

3、细时间量化信号在区间T3：外部时钟信号的时间量化信号为ctdc1。

本实施例中，粗时间数字转换单元采用双边沿计数，当外部时钟信号发生抖动时，会向粗时间数字转换单元中引入亚稳态采样，影响最终外部时钟信号的时间量化信号的精度；本实施例利用细时间数字转换单元输出的细时间量化信号，对粗时间采样信号输出的双边沿量化信号进行优化选取，减少了亚稳态采样对于精度的影响，提高了采样的稳定性。

本发明实施例中提供的技术方案，至少具有如下技术效果或优点：

本发明实施例利用具有不同延时的慢链单元和快链单元来对输入信号进行延时，相位比较单元来获取慢链单元和快链单元的各级延时器之间的当前相位差，循环计数单元用来统计快链单元中信号的当前循环次数，当快链单元中的信号追赶上慢链单元中的信号时，当前相位差为零，细时间量化输出单元则根据此时慢链单元和快链单元的延时器当前级数和当前循环次数，获取细时间量化信号。由于循环游标延时链电路中慢链单元和快链单元均设计成循环计数的结构，可减少延时器的个数，减少了寄生电容和寄生电阻对电路带来的非线性影响以及电路的面积和功耗，从而在保证精度和分辨率等性能的前提下减少了时间数字转换器的功耗。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

Claims (10)

1.一种循环游标延时链电路，其特征在于，包括：

慢链单元，包括首尾串联的N级第一延时器，用于将接收的第一触发信号进行N级第一延时处理；其中，N为不小于2的整数；

快链单元，包括首尾串联的N级第二延时器，用于将接收的第二触发信号进行N级第二延时处理；其中，所述第二延时器的延时时长短于所述第一延时器的延时时长；

相位比较单元，用于获取同一级所述第一延时器和所述第二延时器的输出信号的当前相位差；

循环计数单元，用于获取所述第二触发信号在所述快链单元中的当前循环次数；

细时间量化输出单元，用于根据所述当前相位差为零时所述第一延时器和所述第二延时器的当前级数和所述当前循环次数，获取细时间量化信号。

2.根据权利要求1所述的循环游标延时链电路，其特征在于，所述慢链单元还包括第一与非门；

所述第一与非门，其第一输入端连接最末级所述第一延时器的输出端，其第二输入端用于接收所述第一触发信号，其输出端连接第一级所述第一延时器的输入端。

3.根据权利要求1所述的循环游标延时链电路，其特征在于，所述快链单元还包括第二与非门；

所述第二与非门，其第一输入端连接最末级所述第二延时器的输出端，其第二输入端用于接收所述第二触发信号，其输出端连接第一级所述第二延时器的输入端；

所述最末级所述第二延时器的输出端还连接循环计数单元的输入端。

4.根据权利要求1所述的循环游标延时链电路，其特征在于，相位比较单元，包括二进制编码器和N个相位比较子单元；其中，每个相位比较子单元均对应一级所述第一延时器和所述第二延时器；

所述相位比较子单元，其第一输入端连接对应所述第一延时器的输出端，其第二输入端连接对应所述第二延时器的输出端，其输出端通过所述二进制编码器连接所述细时间量化输出单元。

5.根据权利要求4所述的循环游标延时链电路，其特征在于，所述相位比较子单元中：

所述第一输入端分别连接第一PMOS管、第一NMOS管和第六NMOS管的前栅；

所述第二输入端分别连接第二PMOS管、第二NMOS管和第七NMOS管的前栅；

所述第一PMOS管的第二通路端连接所述第二PMOS管的第一通路端；所述第二PMOS管的第二通路端分别连接第三PMOS管的前栅、第三NMOS管的前栅、所述第一NMOS管的第一通路端、所述第二NMOS管的第一通路端；

第四PMOS管的第二通路端分别连接第五PMOS管的第二通路端、第六PMOS管的前栅、第四NMOS管的第一通路端、第八PMOS管的第一通路端和第五NMOS管的前栅；

所述相位比较子单元的输出端分别连接所述第五PMOS管的前栅、所述第六PMOS管的第二通路端、第七PMOS管的第二通路端、所述第八PMOS管的第二通路端、第四NMOS管的前栅和所述第五NMOS管的第一通路端；

所述第四NMOS管的第二通路端连接所述第六NMOS管的第一通路端；所述第五NMOS管的第二通路端连接所述第七NMOS管的第一通路端；

所述第三PMOS管的第二通路端分别连接所述第三NMOS管的第一通路端、所述第四PMOS管的前栅、所述第七PMOS管的前栅和所述第八PMOS管的前栅；

工作电压VDD端分别连接所述第一PMOS管的第一通路端及其背栅、所述第二PMOS管的背栅、所述第三PMOS管的第一通路端及其背栅、所述第四PMOS管的第一通路端及其背栅、所述第五PMOS管的第一通路端及其背栅、所述第六PMOS管的第一通路端及其背栅、所述第七PMOS管的第一通路端及其背栅和所述第八PMOS管的背栅；

公共连接VSS端分别连接所述第一NMOS管的第二通路端及其背栅、所述第二NMOS管的第二通路端及其背栅、所述第三NMOS管的第二通路端及其背栅、所述第四NMOS管的背栅、所述第五NMOS管的背栅、所述第六NMOS管的第二通路端及其背栅和所述第七NMOS管的第二通路端及其背栅。

6.根据权利要求5所述的循环游标延时链电路，其特征在于，所述相位比较子单元的输出端经二进制编码器连接所述细时间量化输出单元的输入端。

7.根据权利要求1至6任一所述的循环游标延时链电路，其特征在于，N取15。

8.一种循环游标型时间数字转换器，其特征在于，包括：

粗时间数字转换单元，用于接收输入的外部时钟信号，提取出所述外部时钟信号的粗时间采样信号，并获取所述粗时间采样信号的双边沿量化信号；

细时间数字转换单元，包括如权利要求1至5任一所述的循环游标延时链电路，用于提取所述粗时间采样信号的剩余时间采样信号，并利用所述循环游标延时链电路获取所述剩余时间采样信号的细时间量化信号；

选取单元，用于基于所述细时间量化信号，从所述双边沿量化信号中选取出所述外部时钟信号的时间量化信号。

9.根据权利要求8所述的循环游标型时间数字转换器，其特征在于，所述细时间数字转换单元，还包括：

剩余时间提取电路，用于在触发时生成并发出第一触发信号，并在触发后所述外部时钟信号出现第一个上升沿时生成并发出第二触发信号。

10.一种时间量化信号选取方法，其特征在于，所述方法包括：

获取如权利要求8或9所述循环游标型时间数字转换器中的双边沿量化信号和细时间量化信号；其中，所述双边沿量化信号包括上升沿量化信号和下降沿量化信号；

若所述细时间量化信号中当前一级时间量化信号位于外部时钟信号的0至1/4周期内，则将所述下降沿量化信号的下一级量化信号作为所述外部时钟信号的时间量化信号的当前一级量化信号；

若所述细时间量化信号中当前一级时间量化信号位于外部时钟信号的1/4周期至3/4周期内，则将所述上升沿量化信号的当前一级量化信号作为所述外部时钟信号的时间量化信号的当前一级量化信号；

若所述细时间量化信号中当前一级时间量化信号位于外部时钟信号的3/4周期至4/4周期内，则将所述下降沿量化信号的当前一级量化信号作为所述外部时钟信号的时间量化信号的当前一级量化信号。

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