CN202121568U

CN202121568U - 时间数字转换器

Info

Publication number: CN202121568U
Application number: CN 201120241071
Authority: CN
Inventors: 石成江; 颜军; 张国庆; 李惠军; 徐永贵; 牛停举; 李宝花; 谭丽丽
Original assignee: SHANDONG OULONG ELECTRONIC TECHNOLOGY Co Ltd
Current assignee: SHANDONG OULONG ELECTRONIC TECHNOLOGY Co Ltd
Priority date: 2011-07-11
Filing date: 2011-07-11
Publication date: 2012-01-18
Anticipated expiration: 2021-07-11

Abstract

本实用新型公开了一种时间数字转换器，它包括：测量控制电路单元、精细计数接口单元、精细计数单元、粗计数单元、校准单元、内部寄存器单元和后处理单元，精细计数单元包括环形延时链、双边沿计数器、精细计数锁存器和优先级编码器；环形延时链包括位于芯片左边最上方的一组与逻辑门和位于其它位置的至少八组非逻辑门，所述这些逻辑门按口字型摆放并首尾相接。本实用新型的时间数字转换器，可以精确测量开始脉冲信号和停止脉冲信号之间的时间间隔，能够同时满足高精度、大量程的性能要求，并且该时间数字转换器占空间小，偏差小。

Description

时间数字转换器

技术领域

本实用新型涉及一种时间精确测量技术领域，尤其涉及一种时间数字转换器。

背景技术

在许多工程实际应用中，对于速度、距离的测量往往转化为时间的测量，测量时间的精度直接影响工程测量的精度，现在对各种测量仪表精度要求越来越高，一些现代化的高新测量技术如超声波传感技术应用越来越广泛，超声波顺流和逆流的时差十分微小，使得测量时间的精度要求越来越高，因此高精度的时间间隔测量在工程实际测量中占有非常重要的地位，时间数字转换是时间测量的常用电路，目前常用的时间数字转换电路TDC大多是模拟-数字混合电路，模拟电路工作在低压环境下时容易受周围噪音和动态温度的影响，导致工作不稳定。目前时间数字转换电路TDC的实现技术有：时间放大技术、计数器技术、游标卡尺技术、电流积分技术、时间内插技术，单纯的使用上面所述的任何一个技术，都难以同时满足高精度、大量程的性能要求。

实用新型内容

本实用新型所要解决的技术问题是：针对现有技术存在的不足，提供一种时间数字转换器，该时间数字转换器能够同时满足高精度、大量程的性能要求，适合某些对精度、量程要求高的装置和场合使用。

为解决上述技术问题，本实用新型的技术方案是：

一种时间数字转换器，包括：

测量控制电路单元，用于给所述时间数字转换器中的其它模块电路提供控制信号，实现状态转换；

精细计数接口单元，用于接收所述测量控制电路发出的脉冲信号，并将所述脉冲信号延长至时钟上升沿到来之后并启动精细计数单元开始计数，所述脉冲信号包括开始脉冲信号和停止脉冲信号，所述开始脉冲信号与停止脉冲信号之间的时间间隔为所测时间间隔；

所述精细计数单元包括环形延时链、双边沿计数器、精细计数锁存器和优先级编码器；所述环形延时链包括位于芯片左边最上方的一组与逻辑门和位于其它位置的至少八组非逻辑门，所述这些逻辑门按口字型摆放并首尾相接；所述双边沿计数器，用于计量所述脉冲信号在所述环形延时链中的循环圈数作为精细计数值的高位输出；所述精细计数锁存器，用于锁定所述脉冲信号在所述环形延时链中延迟到达的位置；所述优先级编码器，用于对所述精细计数锁存器的输出信号进行编码并作为精细计数值的低位输出；

粗计数单元，用于计量所测时间间隔内的时钟上升沿的数量并作为粗计数值输出；

校准单元，用于对所述精细计数单元进行校准，获得一个内部基准参考时钟的校准数据；

内部寄存器单元，用于存储所述粗计数单元和精细计数单元的计数结果数据、校准原始数据和后处理单元的运算结果数据；

所述后处理单元，用于将所述内部寄存器单元中的数据按照如下公式进行运算：T=T_clk(Nc+(Nf1-Nf2)/Nj)，并将所述运算的结果存入所述内部寄存器单元，其中

T为所述的所测时间间隔，T_clk为时钟周期，Nc为所述开始脉冲信号和停止脉冲信号之间的粗计数值，Nf1为所述开始脉冲信号上升沿到随后到来的第一个时钟上升沿之间的精细计数值， Nf2为所述停止脉冲信号上升沿到随后到来的第一个时钟上升沿之间的精细计数值，Nj为所述的一个内部基准参考时钟的校准数据。

作为一优选实施方式，所述的精细计数接口包括一个或门、一个与非门、一个与门、一个T触发器、第一D触发器、第二D触发器和第三D触发器;所述第一D触发器、第二D触发器和第三D触发器分别具有一个CP端、一个D端、一个Q输出端、一个使能端和一个CLR端；所述T触发器具有一个输入端，一个时钟输入端，一个输出端；所述第一D触发器的Q输出端与所述或门的一个输入端连接；所述第二D触发器的Q输出端与所述或门的另一个输入端连接；所述第三D触发器的D端与所述或门的输出端连接，所述第三D触发器的Q输出端与所述与非门的一个输入端连接；所述或门的输出端与所述与非门的另一个输入端连接；所述与非门的输出端与所述与门的一个输入端连接；所述与门的输出端分别与所述第一D触发器、第二D触发器和第三D触发器的CLR端连接, 所述T触发器的输入端与所述与非门的输出端连接。

作为一种改进，所述精细计数单元的输出端设有串联的用于锁存的下降沿触发的第一寄存器组和用于隔离亚稳态的上升沿触发的第二寄存器组。

采用了上述技术方案后，本实用新型的有益效果是：

1、由于本时间数字转换器采用了基于门延时的精细计数单元与基于时钟的粗计数单元相结合的技术，其中，基于时钟的粗计数单元采用了普通二进制计数法，耗用资源少，量程范围大；基于门延时的精细计数单元是利用非门的传输延迟来量化时间间隔，该精度精确到单个非门的延迟，可实现PS级的测量；因而，本时间数字转换器可以实现高精度，大量程时间间隔的测量。

2、由于本时间数字转换器设置了精细计数接口单元，因为开始脉冲信号、停止脉冲信号可能是尖端脉冲，精细计数接口可以使信号脉冲延长至时钟上升沿到来之后，防止开始脉冲信号、停止脉冲信号采样不到。

3、在用FPGA 编辑器设计环形延时链时，芯片左边最上方一组逻辑门实现与逻辑，剩余逻辑门组成至少八个非逻辑，组合逻辑单元按照口字型摆放，环形延时链的首尾相接，由于采用了这种结构，每组的连线长度基本相同，并且较短，保证了逻辑单元之间互连线的延时大致相等，降低连线延时对整个逻辑单元的的影响，减少由连线不完全相同引起的偏差，同时可以保证每个组合逻辑延时较小，提高测量精度；另外环形延时链的采用能够减少门电路的数量，进而减小门延时带来的时间离散性，节约资源、节省芯片面积。

4、通过对精细计数单元的输出插入下降沿触发的寄存器组进行锁存，然后送入上升沿触发的寄存器组，插入的这两级寄存器组除了捕获动态锁存器的数据之外，还起到隔离亚稳态的作用。

附图说明

下面结合附图和实施例对本实用新型进一步说明。

图1是本实用新型实施例中时间数字转换器的结构框图；

图2是图1中精细计数接口单元电路；

图3是图1中精细计数单元的结构图；

图4是本实用新型实施例中时间数字转换器的环形延时链的布局图；

图5是本实用新型实施例中时间数字转换器的测量时序图；

图6是图1中测量控制电路单元的状态图；

其中，201. 第一D触发器；202. 第二D触发器；203. 第二D触发器；204.或门；205.与门；206.与非门；207.T触发器；301.与逻辑门组；302.非逻辑门组；303.精计数锁存器；304.双边沿计数器；305.粗计数锁存器；306.优先级编码器；307.第一寄存器组；308.第二寄存器组；309.环形延时链。

具体实施方式

如图1所示，一种时间数字转换器，它包括测量控制电路单元、精细计数接口单元、粗计数单元、精细计数单元、校准单元、内部寄存器单元和后处理单元。

如图2所示，精细计数接口单元包括一个或门204、一个与非门206、一个与门205、一个T触发器207、第一D触发器201、第二D触发器202和第三D触发器203。

所述第一D触发器201、第二D触发器202和第三D触发器203分别具有一个CP端、一个D端、一个Q输出端、一个使能端和一个CLR端；所述T触发器207具有一个输入端，一个时钟输入端，一个输出端；所述第一D触发器201的Q输出端与所述或门的一个输入端连接；所述第二D触发器202的Q输出端与所述或门的另一个输入端连接；所述第三D触发器203的D端与所述或门的输出端连接，所述第三D触发器203的Q输出端与所述与非门的一个输入端连接；所述或门204的输出端与所述与非门206的另一个输入端连接；所述与非门206的输出端与所述与门205的一个输入端连接；所述与门205的输出端分别与所述第一D触发器201、第二D触发器202和第三D触发器203的CLR端连接,所述T触发器207的输入端与所述与非门的输出端连接。

图2中，各信号的含义如下：

start：测量控制电路发出的开始脉冲信号，上升沿有效；

start-En：测量控制电路发出的使能开始信号脉冲，高电平有效；

stop：测量电路发出的停止脉冲信号，上升沿有效；

clk：参考时钟信号；

start_u：连接精细计数单元，开始精细计数单元计数，高电平有效；

stop_u：连接精细计数单元，锁存精细计数单元计数，低电平有效；

reset_n_c：复位精细计数单元中的双边沿计数器已完成初始化，低电平有效；

reset_n:测量控制电路发出的复位信号；

start_dff 和stop_dff分别是start与stop二者产生的能被clk时钟捕获的脉冲信号，脉冲宽度不超过一个时钟周期；当reset_n信号为0时，三个寄存器的输出为0，此时start_u为0，精细计数单元关闭；当reset_n信号为1时，EN信号为1时，寄存器响应start和stop与clk信号的上升沿，当start或者是stop的上升沿到来时，输出start_u变为1，start_u=1，启动精细计数单元，且一直持续到clk的上升沿，此时clk为时钟的触发器将start_u读入，输出变为1，与start_u与非操作后reset_n_c变为0，使三个寄存器CLR，则start_u变为0，start_u=0，为新的一次计数做好准备；只要start或者stop无有效沿，则clk为时钟的寄存器输出始终为0；stop_u与clk直接相连，当计数到clk的上升沿时，stop_u=1，将精细计数单元的计数结果锁存。因start_u信号是在clk上升沿被CLR，所以它总是满足建立时间，使得start_dff脉冲维持1个时钟周期；当start或者stop置1时，输出start_u信号在clk上升沿到来之前一直为高电平，输出stop_u信号与时钟信号同步。

如图3所示，精细计数单元包括环形延时链309、双边沿计数器304和粗计数锁存器305、精细计数锁存器303和优先级编码器306；所述环形延时链包括位于芯片左边最上方的一组与逻辑门组301和位于其它位置的十五组非逻辑门组302，所述这些逻辑门按口字型摆放并首尾相接；所述双边沿计数器304，用于计量所述脉冲信号在所述环形延时链中的循环圈数作为精细计数值的高位输出；所述精细计数锁存器303，用于锁定所述脉冲信号在所述环形延时链中延迟到达的位置；所述优先级编码器306，用于对所述精细计数锁存器303的输出信号进行编码并作为精细计数值的低位输出，精细计数单元的输出端设有串联的用于锁存的下降沿触发的第一寄存器组307和用于隔离亚稳态的上升沿触发的第二寄存器组308。

如图4所示，环形延时链用FPGA编辑器对逻辑单元的摆放手动布置，芯片左边最上方的一组逻辑门实现与逻辑，剩余十五组逻辑门组成十五个非逻辑，十六个组合逻辑按口字型摆放，延时链的收尾相接，环形延时链用于计数单元的精细计数；双边沿计数器，用于计量开始脉冲信号在环形延时链中循环传播的圈数，作为计数器的高位输出；锁存器与异或单元，用于锁定检测延迟信号所到达的位置；优先级编码器，用来对异或门的输出信号进行编码，通过输出的编码确定被测时间所到达的位置，作为总计数的低位输出。当然，根据需要，非逻辑的数量可以做相应的变化，例如可以是八个或八个以上。

如图5所示，当开始脉冲信号或者停止脉冲信号上升沿有效时，启动精细计数单元，开始精细计数；当时钟上升沿有效时，锁存数据，并且要求经过一段时间之后初始化精细计数单元，使之能响应下次开始脉冲信号和停止脉冲，或者其他启动精细计数单元的信号，在两次精细计数之间，粗计数单元记下时钟的周期数，校准单元对内部基准参考时钟进行校准，后处理单元，用于将所述内部寄存器单元中的数据按照如下公式进行运算：T=T_clk(Nc+(Nf1-Nf2)/Nj)，并将所述运算的结果存入所述内部寄存器单元，其中

如图6所示，测量控制电路单元包括基于FPGA的可编程逻辑单元；测量控制电路用来为其它各个模块电路提供控制信号，控制整个电路的工作，当初始化信号Init有效时，系统进入初始化状态，当控制器接收到start_dff=1的信号时，控制器由初始化状态开始工作；精细计数单元由精细计数接口控制其输入、输出；当Init有效时，下一状态仍为S_idle；当Init无效，且控制器输入start_dff有效时，用来计算start_dff到来的次数cnt自动加1，状态由S_idle进入S-_1_0状态，此时，启动粗计数单元开始计数，写使能信号有效，将精细计数单元的输出存入寄存器，在下一个时钟来临时，进入S_1_1状态，写使能无效，寄存器地址加1，然后判断cnt是否等于控制器输入设定值；如果不相等，进入S_2_0状态，重复以上操作。如果相等，进入S_j_0状态进行校准，粗计数器停止计数，控制器置输出s_c=1，启动精细计数单元开始对参考时钟计数，在下个时钟沿，进入S_j_1状态，同样置输出s_c=1，精细计数单元仍在计数；在下个时钟沿，进入S_j_2状态，此时，精细计数单元停止计数，写使能有效，将用精细计数单元测得的一个参考时钟周期计数值存入寄存器中，在下一个时钟来临时，进入S_j_3状态，寄存器地址加1，写使能有效，将用精细计数单元连续测得的两个时钟周期计数值存入寄存器，启动后处理单元开始计算存到内部寄存器中的数据；然后进入S_idle状态，等待再次被初始化。

本实用新型不局限于上述具体实施方式，一切基于本实用新型的技术构思，所作出的结构上的改进，均落入本实用新型的保护范围之中。

Claims

1.一种时间数字转换器，其特征在于，包括：

2.如权利要求1所述的时间数字转换器，其特征在于：所述非逻辑门为十五组。

3.如权利要求1所述的时间数字转换器，其特征在于：所述的精细计数接口包括一个或门、一个与非门、一个与门、一个T触发器、第一D触发器、第二D触发器和第三D触发器;

所述第一D触发器、第二D触发器和第三D触发器分别具有一个CP端、一个D端、一个Q输出端、一个使能端和一个CLR端；所述T触发器具有一个输入端，一个时钟输入端，一个输出端；所述第一D触发器的Q输出端与所述或门的一个输入端连接；所述第二D触发器的Q输出端与所述或门的另一个输入端连接；所述第三D触发器的D端与所述或门的输出端连接，所述第三D触发器的Q输出端与所述与非门的一个输入端连接；

所述或门的输出端与所述与非门的另一个输入端连接；

所述与非门的输出端与所述与门的一个输入端连接；

所述与门的输出端分别与所述第一D触发器、第二D触发器和第三D触发器的CLR端连接；

所述T触发器的输入端与所述与非门的输出端连接。

4.如权利要求1所述的时间数字转换器，其特征在于，所述的测量控制电路单元包括基于FPGA的可编程逻辑单元。

5.如权利要求1所述的时间数字转换器，其特征在于：所述精细计数单元的输出端设有串联的用于锁存的下降沿触发的第一寄存器组和用于隔离亚稳态的上升沿触发的第二寄存器组。

6.如权利要求1所述的时间数字转换器，其特征在于：所述双边沿计数器包括上升沿触发的奇数计数器、下降沿触发的偶数计数器和用时钟作为选通控制信号的数据选择器，所述奇数计数器和偶数计数器并联，所述奇数计数器和偶数计数器的输出端连接到所述数据选择器。