CN102067456A - 用于估计与时间差有关的数据的装置和方法和用于校准延迟线的装置和方法 - Google Patents

Abstract

一种用于估计与两个事件之间的时间差有关的数据的装置包括具有多个阶段(101、102、103、104)的延迟线100。每个阶段在第一部分中的第一延迟和第二部分中的第二延迟之间具有延迟差。此延迟差被每个阶段中的相位仲裁器(105)测量，该相位仲裁器输出指示信号，该指示信号指示出在两个事件之中在第一部分中的第一事件是领先还是落后于两个事件之中在第二部分中的第二事件。提供了求和设备(200)，用于对所述多个阶段的指示信号求和以获得总和值。总和值指示出时间差估计。

Description

用于估计与时间差有关的数据的装置和方法和用于校准延迟线的装置和方法

技术领域

本发明涉及信号处理，具体而言涉及用于自动测试设备的信号测量设备。

背景技术

自动测试设备应用中的时间到数字转换器(TDC)对来自被测设备(DUT)的所选事件添加时间戳，即，测量相对于测试器时钟的到达时间。时间戳添加器也被称为连续时间间隔分析器。

时间戳测量在测试中有大量的应用，其中每种应用都有不同的要求。高速串行接口的抖动测量要求大约为比特周期的1％的高分辨率，即在3Gbps下为3ps，并且可以利用时间戳来进行。信号相对于测试器时钟可具有任意相位。源同步总线的时钟和数据之间的偏斜测量要求大约为比特周期的1％的高分辨率，结合可能的最高采样率，以获得对间或出现的时序违规的高覆盖率。慢速数字输出的时钟到输出测量要求在中等分辨率下有非常大的动态范围。I/Q相位失衡测量可能要求在1μs的动态范围中有1ps分辨率。动态PLL测量要求大约100Msa/s(百万采样每秒)的采样率以跟随环路动态。DVD和HDD通道的写入预补偿测试要求快速且精确的时间测量。

在“Fully Digital Time-to-Digital Converter for ATE with Auto-nomous Calibration”，Jochen Rivoir，International Test Conference 2006，paper 6.3中公开了完全数字的时间到数字转换器。

描述游标延迟线(vernier delay line)，其是游标振荡器TDC的快速“闪速”版本，它也被称为成分不变延迟线。在游标延迟线中，具有略微不同的平均门延迟的两个延迟线分支实现平均亚门延迟分辨率。被测事件将脉冲注入到这个具有平均缓冲器延迟的慢速延迟线中，然后粗略时钟边缘被注入到具有不同的平均缓冲器延迟的快速延迟线中。从初始时间差开始，每一阶段将该差异减小标称的delta值，直到该时间差在c个阶段之后变成负为止。每一阶段中的触发器充当两个竞赛的脉冲之间的相位仲裁器。正相位差被捕捉为“1”并且负相位差被捕捉为逻辑“0”，其中负相位差在阶段c中第一次出现。优先级编码器(priority encoder)连接到每个相位仲裁器的输出，并且优先级编码器输出捕捉“0”的第一阶段。对于现代CMOS工艺来说，大约为1ps的一阶段中的延迟之间的游标延迟差Δτ是可能的。等于一个粗略时钟周期的精细时间范围T_R要求如下数目个阶段：

$S=\frac{T_R}{\mathrm{\Δ\τ}}$

当使用并行读出时，经过具有延迟τ_s的S个缓冲器的传播时间将采样率限制到

$F_S=\frac{1}{{\mathrm{S\τ}}_s}=\frac{\mathrm{\Δ\τ}}{T_R{\mathrm{\τ}}_s}$

然而，无法避免的门延迟失配导致非线性性，甚至导致严重非单调的行为。为了解决此问题，实现统计线性度校准，其使用均匀分布在一个粗略时钟周期亦即游标延迟线内插器的时间范围上的大量事件。平均来说，在给定的游标阶段中捕捉到“1”的数目与其累积游标延迟成比例，从而可用于校准游标延迟线(VDL)。(自由运行的)环形振荡器可生成与粗略时钟足够无关并从而均匀分布的事件。

在高分辨率设计中，累积游标延迟的链可以很容易是非单调的。这意味着从一阶段到下一阶段，累积游标延迟可保持相同或者甚至可减小。平均来说，累积游标延迟每阶段增大例如1ps，但是在后续阶段之间在-3ps至+5ps之间变化。对于非单调累积游标延迟T_k，在相邻的触发器之间可存在多个阶段变化。利用实时硬件找到具有最接近的累积游标延迟的阶段要求知道所有的累积延迟。因此，典型的闪速转换器，例如游标延迟线TDC，使用简单的优先级编码器来识别捕捉到“0”的第一个触发器的阶段号码c。从而，T_k比先前阶段小的阶段被忽略。

统计线性度校准基于代码密度校准。具体而言，命中代码c的概率p_c与导致代码c的时间窗口亦即G_c相对于先前阶段c-1的增大成比例。对于N个事件，可以期望代码c出现

次

${\hat{n}}_c={\mathrm{Np}}_c=N\frac{D_c}{T_R}$

实际计数n_c可用于单调增大D_c的估计

${\tilde{D}}_c=\frac{n_c}{N}{T}_R$

迭代

D_c＝G_c-G_c-1

产生估计的累积游标延迟

${\tilde{G}}_c={\tilde{G}}_{c-1}+{\tilde{D}}_c=\underset{i=1}{\overset{c}{\mathrm{\Σ}}}{\tilde{D}}_i$

利用代码c的任务模式测量将以两个相邻增长延迟的均值的形式返回经校准的测得时间间隔

$\tilde{t}=\frac{1}{2}({\tilde{G}}_c+{\tilde{G}}_{c-1})=\underset{i=1}{\overset{c-1}{\mathrm{\Σ}}}{\tilde{D}}_i+\frac{1}{2}{\tilde{D}}_c$

虽然此思路由于实现起来容易且快速的校准过程而对若干应用是有利的，然而，仍存在测量的精确度不是完全最优的情形。

发明内容

本发明的目的是提供时间差测量的改进思路。

此目的是通过根据权利要求1的用于估计与时间差有关的数据的装置、根据权利要求16的估计与时间差有关的数据的方法、根据权利要求18的校准延迟线的方法、根据权利要求19的用于校准延迟线的装置或者根据权利要求20的计算机程序来实现的。

本发明基于以下发现，即基于优先级编码器的延迟线读出浪费了来自具有非单调累积游标延迟的阶段的信息。具体而言，具有小于在先阶段的累积延迟的累积延迟的阶段被在先阶段的累积延迟所“遮蔽”。这意味着，由于附接到不同阶段的相位仲裁器的优先级编码器，这个被“遮蔽”的阶段在实际测量中将永远不会被使用，因为优先级编码器始终确保此阶段将永远不会作为具有例如第一“0”指示信号的“获胜”阶段出现。结果，这个被“遮蔽”的状态不会接收到任何校准值，因为这些校准值永远不被用于计算两个事件之间亦即作为两个不同事件的要测量的测量信号的边缘和基准时钟的时钟边缘之间的实际时间差。

从而，现有技术的优先级编码器实际上切掉了延迟线没有表现出单调行为的任何阶段。从而，即使已经创建了具有一定数目的阶段的游标延迟线，对测量的精确度做出贡献的实际阶段数目也远低于硬件中存在的阶段的真实数目。实际使用的阶段和实际制造的阶段之间的这种差别在对速度和精细分辨率的要求增长时或者当制造容限增大时越变越大。

另外，优先级编码器鼓励设计者实现游标延迟线的串行排序的阶段，而没有分支，以获得累积延迟的单调增大。由于时间测量的分辨率是由阶段的数目(除以整个测量范围)来决定的，所以高分辨率实现方式要求大量的阶段，即一长链的阶段，这导致了重触发率的降低，因为经过游标延迟线的传播延迟较长。

此外，由于实际使用的阶段和实际制造的阶段之间的差异，存在不可控的设备精确度问题，因为设备的精确度在存在若干个被“遮蔽”的阶段的区域中将是较差的，并且测量精确度在设备的不具有或只有少量被遮蔽的阶段的其他区域中将较高。然而，由于规格是最差的分辨率部分决定设备的整体分辨率规格，因此产生具有很高分辨率规格的设备将导致大量的未能通过最终质量测试的设备。这大大增大了每个可用设备的制造过程的成本。

通过用求和读出(summation read-out)来替换优先级读出而解决了所有这些问题。从而，所有具有低于实际时间差的累积游标延迟的阶段被用于测量，因为具有单调游标延迟线这一教条被放弃了。取而代之，在相位仲裁器的指示信号输出上求和将把每一个阶段用于测量，而没有任何关于单调性要求的限制。取而代之，每个阶段都在校准过程中被处理并且在测量过程中被使用。从而，基于总和值的读出可被认为是提供了一种按单调顺序对阶段的“重整理”，虽然实际上实际的硬件延迟线仍是非单调的。

根据本发明的优选实施例，执行了统计线性度校准，但利用的是求和读出而不是优先级读出。这个校准过程有利地允许了将每一个阶段都用在测量中，无论其是不是单调阶段，从而每个阶段都对分辨率做出贡献。

本发明不仅以更低的成本带来了产量的增大和电路特性的改善，而且还允许了完全灵活的设计，因为求和设备不关心阶段的任何顺序，而是提供了计数值，该计数值独立于对此计数值做出贡献的阶段的顺序。因此，本发明允许了使用分支的延迟线或任何其他配置的延迟阶段的设计的灵活性，只要每个相位仲裁器将其指示信号提供给求和设备即可。因为从本质来说每个阶段都将具有一定的实际延迟差并且因为所有这些阶段根据本发明都将被使用，所以游标延迟线的分辨率不取决于时钟边缘或测量边缘必须在其中传播的阶段的数目，而是取决于在延迟线阶段的具有第一延迟的第一部分和具有第二延迟的第二部分之间具有分布式延迟差的阶段的数目。

基本上，可以实现具有相对较小数目的顺序布置的阶段、但具有相当大量的并行阶段的延迟线，其中信号边缘经过整个延迟线的传播延迟大大减小，从而重触发率可以显著提高，而不会有就半导体面积等等而言的惩罚。

附图说明

下文中通过参考附图来论述本发明的优选实施例，附图中：

图1示出了用于估计与时间差有关的数据的装置的优选实施例；

图2示出了表示校准模式的一个实施例中的步骤的序列；

图3示出了存储在校准存储装置中的表格的示意性表示；

图4示出了表示测试模式中的功能的优选实施例；

图5a示出了表示非单调累积时间差与延迟线的阶段号码之间的关系的示图；

图5b示出了对于图5a中的示例，优先级编码器读出与求和读出的比较；

图5c示出了在优选实施例中用于计算时间戳值的处理器执行的计算；

图6示出了用于获得单调代码的现有技术优先级编码器读出的功能；

图7示出了具有被实现为游标延迟线的特定延迟线的用于估计的本发明装置；

图8示出了用于提供表示作为两个事件的测试边缘和基准时钟边缘之间的时间的时间戳的测量设置；

图9示出了用于估计的装置的实施例的另一表示；

图10示出了在一些阶段中具有被动而非主动延迟的另一不同实现方式；

图11示出了在每个缓冲器阶段具有统计采样的游标延迟线；

图12示出了具有分支的游标延迟线；并且

图13示出了用于对所有分支的指示信号求和的结果的示意图。

具体实施方式

图1示出了用于估计与两个事件之间的时间差有关的数据的装置。两个事件之间的示例性时间差在图8中指示出，其中有到时间到数字转换器中或者具体而言是到图8中未示出的延迟线中的第一输入，并且也指示出了的到TDC(延迟线)中的第二输入。第一输入连接到具有在图8中被指示为“事件”的测试信号边缘的测试信号。第二事件由连接到TDC的第二输入(CLK)的时钟信号的上升缘表示。测试时钟的周期为R，并且TDC测量距离t，如图8所示。从而，图8中的TDC所输出的整个时间戳等于N×R-t。取决于本发明的不同应用，到TDC中的一个输入不需要一定是时钟，即自动测试设备的基准时钟，而当需要作为两个事件的两处测试边缘之间的差异时，该输入也可以是另一测试边缘。

这两个事件被输入到延迟线100中。具体地，延迟线包括多个顺序布置的阶段101至104。

每一阶段在第一部分(图1中的阶段的上部)中包括第一延迟比如D1S，并且在该延迟阶段的第二部分(图1中的下部)中包括第二延迟D1F。两个延迟D1S和D1F是相互不同的，从而在两个延迟之间存在延迟差Δτ。另外，每一阶段包括相位仲裁器105。相位仲裁器通过具有两个不同状态的指示信号来指示出在一延迟阶段的第一部分中的这两个事件之中的第一事件是领先还是落后于在该延迟阶段的第二部分中的这两个事件之中的第二事件。在图1的实施例中，该指示信号是经由指示线106提供的，该指示线106形成每个相位仲裁器电路105的输出线。所有连接到相位仲裁器输出的指示信号线连接到求和设备200。求和设备可操作来对多个阶段101至104的指示信号求和以在求和设备输出线201处获得总和值输出，其中所述多个阶段101至104在来自所有阶段的指示信号线106上提供输出信号。取决于图1的装置的具体实现方式，线路201上的求和设备输出，即总和值，表示与两个事件之间的时间差有关的数据。具体而言，该求和值指示出存在各自具有小于两个事件之间的时间差的累积延迟的两个阶段，即图1的实施例中的阶段101和103。从而，该总和值指示出时间差估计。另一方面，该总和值还指示出恰好有两个这样的阶段，并且在延迟线中将不会存在任何更多的具有小于本发明装置要测量的第一事件与第二事件之间的时间差的累积延迟。

取决于具体实现方式，本发明装置还包括校准存储装置300，用于存储与不同总和值相关联的校准值。另外，优选实施例还包括处理器400，用于对在测试测量中获得的测试总和值和在校准存储装置中存储的校准值进行处理，以获得在处理器输出401处输出的与时间差有关的数据。

与时间差有关的数据除了可以是线路201处的实际总和值以外，还可以是例如根据图5c中的式子计算的时间差估计或者根据图8中示出的设置计算的时间戳值。与时间差有关的数据还可以是数字数值，即总和值或从总和值得出的代码，并且还可以是校准值，这些校准值属于该数字数值并且是通过特定编码操作计算诸如总和值或从总和值得出的代码之类的数字值或者利用实际校准信息计算两个事件之间的例如以ps为单位的实际时间差所需要的。

图1的实施例还包括基准时钟源500，其可以连接到示为112的延迟线的第二(下方)输入。延迟线还包括第一输入111，其连接到具有延迟线100的第一阶段101的第一延迟D1的第一部分。延迟线的第一输入连接到开关600，其受控制器700控制。响应于线路701上来自控制器700的控制信号，开关600可操作来将测试源601或校准源602连接到延迟线100的第一输入111。另外，控制器经由处理器控制线702连接到处理器。从而，控制器可以控制处理器400处于测试模式或校准模式中。在测试模式中，测试源601连接到第一输入111，而在校准模式中，校准源602连接到延迟线100的第一输入111。

在联系图2来论述本发明的校准模式之前，论述示出了在Jochen Rivoir所著的技术出版物中描述的现有技术校准模式的图6。图6的上部示出了指示出具有阶段号码c的某些阶段的累积延迟值的示图。具体而言，参考特定的阶段3和11。这些阶段都“遮蔽”了至少一个后续阶段。具体而言，阶段3遮蔽了阶段4和5，并且阶段11遮蔽了阶段12。这意味着被遮蔽的阶段4、5和12由于现有技术过程的优先级编码器读出而不出现在直方图中并且因此不接收任何概率值。从而，这些阶段4、5和12不对现有技术设备的精确度/分辨率做出贡献，这一点将联系图5a至5c来更详细论述。图6的下部示出了用于为各阶段获得校准值的过程，其中这些校准值可以以概率

的形式来提供。或者，这些校准值可以是每一阶段(而不是“被遮蔽的”阶段)的n_c或者甚至可以是

在图6的底部的式子中，N是整个校准测试运行中的测量的总数，并且R是TDC延迟线的完整测量范围。图6的上方的式子表明图6的过程中的实际时间差估计是通过如下方式来获得的：将从校准值得出的所有校准值或数值相加直到由优先级编码器输出指示的阶段的前一阶段为止，然后加上由优先级编码器输出指示的实际阶段的校准值的一半。

根据本发明应用了类似的过程，但重要的不同在于取代优先级编码器输出，总和编码器输出被用于校准目的以及测试测量目的。

然后，详细论述图2中的流程图。在第一步骤20中，图1的控制器700可操作来将时钟源602并且在此实施例中将基准时钟500连接到延迟线100。如果基准时钟500持续连接到延迟线的第二输入112，则控制器700仅需要将校准源连接到延迟线输入111。在步骤22中，取得相位仲裁器输出106上的总和，即指示信号的总和。对于2N个校准事件或者优选地对于多于N²个或者更多个校准事件重复此过程，其中N是延迟线100中的阶段的数目。

优选地，校准事件的源是产生均等地分布在本发明设备的测量范围上的事件的有噪声或抖动的设备。校准事件源的统计属性不一定要在任何情况下都是均等分布的。在非均等分布的情况下，统计属性应当优选为已知的，并且将产生对校准值的校正因子。然后，对于某一总和值计数的出现次数将对应于某一因子上的校准值，该因子将不同于用于一不同的总和值的因子。这些因子将取决于校准源的具体统计属性。

或者，可以使用相互之间具有小频率偏移的事件源和粗略时钟。虽然两个时钟是与彼此相关的，但是随着时间的过去相应时钟边缘的差异是均等分布的，并且因此可用于校准目的。

现在，触发测量。然后，在所要求的测量延迟之后，测试总和值被输入到处理器201中并被中间存储。然后，提供重触发冲击(图1中未示出)，并且下一个校准测量发生。一旦下一个校准测量的校准总和值可得，就生成另一个重触发脉冲并且执行下一个校准测量。重复所有这些过程，直到足够数目的校准测量并且因此足够数目的校准总和值被中间存储在处理器中为止。

然后，在步骤24中，对于每个校准总和值分档(bin)，确定各校准总和值的出现次数。具体而言，在图1的存在N个阶段的实施例中，可能有N个不同的校准总和值。在步骤24中，这N个不同的校准总和值中每一个的出现次数被确定并被中间存储为N_c，其中c的范围是从1到N。然后，在步骤26中，为每个校准总和值分档存储校准值。该校准值可以是N_c、p_c或D_c，如联系图6所述。当然，校准总和值也可以是图6中的t_c的求和式中的实际即累积总和，从而使得例如校准总和值c的校准值不仅包括D_c或者例如0.5×D_c，而且还包括整个求和的结果或者按绝对数字而言的t_c的值。

图3对于在从1到N范围内的每个可用测试总和值指示出了一个表格条目或若干个表格条目。对于实际实现的表格条目，需要哪个校准值的可能性有很多种。因此，实际存储的校准值将取决于特定的自动测试设备可用的存储要求和处理要求。如果例如存储要求不成大问题，则实际存储完整累积游标延迟t_c作为校准值，将是有用的。在此情况下，图6中的总和在校准运行期间被计算，并且处理器只需要访问存储装置并且在测试运行中输出校准值。或者，当确定图6中的求和式的不同成员不成问题时，则对于每一阶段c只存储诸如p_c、n_c或D_c之类的校准值，而不是每一阶段的累积延迟，对于节省存储空间可能是有用的。

图3的下部示出了图1的实施例，其中逻辑“1”指示出第一事件领先于第二事件。当第一事件与第二事件之间的时间差较小时，则测试总和值也较小。相反，当时间差较高时，则测试总和值也较高。图1已经示出了延迟阶段的非单调结果的情形，因为完全单调的输出将要求第三阶段103的输出也是零。然而，在此实施例中，第三阶段中的累积延迟低于第二阶段中的，从而可能发生该情形，使得即使第二阶段提供零输出，第三阶段也提供“1”输出。

然后，在图4的上下文中论述在测试模式实施例中执行的步骤。在步骤40中，测试源601和基准时钟500连接到延迟线100的输入111和112。然后，在步骤42中，输入测试事件。图8中示出的测试事件和相应的基准时钟传播经过延迟线，并且导致若干指示线具有“1”输出，而其他指示线具有“0”输出。在步骤44中，在所有指示信号线上对“1”输出求和以获得测试总和值。测试总和值可以用于进一步处理或者可以用于步骤46中所示的特定操作中，即，当实现如图3所示的校准表格并且要执行如图6中所示或如图5c中所述的计算时，利用从零到所指示的测试总和值的校准值来计算时间差。

虽然已经论述了延迟线100，使得逻辑“1”指示第一事件领先第二事件，从而求和设备200在所有线路上求和以找到由“1”输出构成的总和值，这在图1的实施例中将产生等于“2”的总和输出，但是求和设备也可以以其他方式来实现。例如，求和设备也可以在所有“0”线路上求和，即，将对所有具有“0”状态的线路计数。然后，在一个额外的步骤中，求和设备将计算阶段的总数与总和值之间的差异，以便获得具“1”状态的线路106的值。或者，相位仲裁器105可以被不同地实现，以使得逻辑“0”指示出第一事件领先于第二事件。在此情况下，求和设备将被实现为对具有“0”状态的线路计数以获得总和值。同样，或者，求和设备可以对“1”线路计数并且可以随后形成N亦即阶段的总数与“1”计数值之间的差异，以获得测试总和值。或者，线路106可在特定的阶段包括任何额外的诸如反相器之类的逻辑电路，从而使得求和设备不一定对具有同一个状态的线路计数，因为求和设备仅对第一事件领先于第二事件的阶段的数目计数或者仅对第一事件落后于第二事件的状态计数。从而，求和设备200可操作来仅对其中第一事件与第二事件之间的延迟具有相同符号的阶段实际计数，因为根据此信息就完全限定了测试总和值。

然后，论述图5a至5c，以示出本发明与在图6中论述的现有技术过程相比在精确度方面的改善。图5a示出了相对于各个阶段的阶段号码具有非单调累积时间差特性的示例性延迟线。具体而言，阶段4的累积时间差“遮蔽”阶段5、6、7和8，这对于延迟线的精确度有显著的后果，当精确度被定义为由两个阶段表示的累积时间差之间的差异时。图5a中的50处指示的特定测试事件差异的现有技术优先级编码器输出将导致如图5b的第二行中所示的指示信号。优先级编码器输出将为4。这将意味着，根据图5c中的式子并且如图5c的顶部所示，时间差估计t将被确定为是阶段1、2和3的累积延迟贡献和阶段4的贡献的一半。从而，图5c的第一行中所示的估计将是对测试事件差异的估计。在最坏情况下，测试事件差异接近阶段3的累积时间差或者接近阶段4的累积时间差。从而，实际最大误差等于图5a中标注为“现有技术的精确度”的范围的一半。

与之相反，本发明产生了测试总和值6，并且因为根据本发明没有阶段被遮蔽，所以测量到的时间差估计的实际最大误差在测试事件差异接近阶段7或阶段8中的累积时间差的最坏情况情形中等于被标注为“本发明的精确度”的量的一半。

本发明过程与现有技术过程相比的另一个不同之处在于，根据本发明，对于每一阶段获得校准值。然而，校准并不关联到特定的阶段，而是关联到特定的计数值，该计数值由来自不同阶段的贡献构成。与之相反，现有技术中的校准值与实际阶段相关联，并且对于被遮蔽的阶段5、6、7和8，当结合优先级编码器实现统计校准方法时，根据不存在任何校准值。

图5c指示出计算实际时间差估计

的不同之处。在现有技术中前三个阶段的校准值和第四阶段的校准值的一半被累积，而在本发明中情形是不同的。在本发明中，校准值不与特定的阶段号码相关联，但是与特定的计数值相关联。这可以从图5c中的表格看出。等于5的测试总和值c例如对应于两个相邻阶段6和8之间的时间延迟增大，这被指示为D₆₈。从而，本发明的过程导致了根据单调规则对校准值的“逻辑重整理”，以使得所有可用的阶段都被利用来计算实际估计。

另外，与现有技术不同，求和是从0到c-1延伸的，而现有技术过程中的求和在1和c-1之间延伸。

图7示出了具有四个阶段101至104的用于估计的本发明装置的更详细图示。具体而言，每个延迟被实现为具有一定延迟的缓冲器阶段。具体地，例如，来自图1的延迟D2S由具有缓冲器延迟τ_s2的缓冲器70实现，并且来自图1的第二部分的相应延迟即D2F对应于具有特定缓冲器延迟τ_f2的缓冲器72，其中τ_f2不同于τ_s2。在此实施例中，在图7中，索引s指示“慢速”，而索引f指示“快速”。这种表示法表明了，缓冲器70在延迟线的所谓“慢速”分支中，而缓冲器72在延迟线的所谓“快速”分支中。此外，相位仲裁器105被实现为D触发器，其中来自特定阶段的延迟线的第一部分的经延迟的值被连接到该触发器的D输入，延迟线的一阶段的第二部分中的经延迟的信号被连接到该触发器的时钟输入，并且触发器的Q输出是承载着指示信号的指示线106。来自每个阶段的这些信号被输入到求和设备200。图7中的图示表明，在前两个阶段中，第一事件78领先于第二事件79，而在第三阶段103中，这个情形改变了，第一事件78落后于第二事件79。

图7的实施例的计数值对于单调(理想)情况将等于2，但是该计数值对于非单调(现实)情况将大于2，如果实际测量到的时间t将命中某一阶段中的小于在先阶段的累积时间差的特定累积时间差的话。

图9示出了本发明的一实施例，其中每个阶段包括具有一定延迟的缓冲器S或F和单个D触发器。

然而，由于根据本发明所有阶段都对测量精确度做贡献，所以可以应用延迟线的许多不同的灵活构造，这些将联系图10、11、12和13来论述。示例性地，图10示出了这样一个情形，其中阶段101′在该阶段的第一部分中包括被动延迟，例如一小段导线或者基板上的一小段导体轨迹，而该阶段的第二部分不包括任何额外的延迟，而是仅包括由连接这些阶段导致的最小延迟。从而，产生了第一部分中的延迟和第二(下方)部分中的延迟之间的差异，其被用于延迟线测量。当在实施例中，被动延迟可以比主动延迟(例如，缓冲器)(比如1000或1002)更容易、更廉价地产生时，被动延迟1000帮助降低了成本。为了确保信号电平足够大，在图10的实施例中，优选在单个或仅少量(例如五个或更少)的仅具有被动延迟的个体阶段之后，有具有主动延迟亦即具有缓冲器的阶段。示例性地，图10示出了在两个导线阶段之后跟随一缓冲器阶段的情形。

在此实施例中，减小了经过延迟线的传播延迟。这允许了时间测量有更快速的采样率。

图11示出了在每个缓冲器阶段具有统计采样的延迟线的实施例。具体地，缓冲器阶段101″不是像图1中那样仅包括单个相位仲裁器105，而是包括至少两个或多个相位仲裁器105a、105b、105c、105d，它们彼此并行连接。触发器采样的统计变动提供了累积游标延迟的更密集选择，并且因此提高了分辨率。

图11的实施例的优点在于与传统游标延迟线相比的更快速采样率以及具有精细分辨率的采样偏移的游标延迟线的大时间测量范围。每个不同相位仲裁器105a被实现为现实的电路，并且因此具有不同的判决阈值和不同的输入/输出噪声特性，从而每个相位仲裁器向求和设备200提供输出信号，其中在校准过程中，对于由求和设备输出的每个总和值，提供一校准值，并且由于不同相位仲裁器105a至105d之间的变动相当小，所以获得了测试时间差的非常高的分辨率，因为如图5a所示的“本发明的精确度”的范围对于图11的实施例来说是极小的。

图12示出了具有分支的延迟线。具体而言，该延迟线包括在图12中从左向右延伸并被指示为1200的主分支。另外，图12的延迟线包括多个所谓的副分支，它们在图12中的垂直方向上延伸并且被指示为1201、1202和1203。另外，虽然在图12中没有示出，但是每个相位仲裁器105具有连接到求和设备200的指示信号输出，从而求和设备200通过在来自所有分支的所有触发器输出106上求和来提供测试总和值或校准总和值201。

要强调的是，由于使用了求和设备而不是优先级编码器这一事实，所以阶段的布置没有被用于任何计算。从而，现有技术的有关所有阶段必须相互按顺序这一要求在本发明中不再存在，因此可以使用任何可用的布置。一种具体的布置是图12的三个或更多分支的布置。其中两个脉冲并行传播到不同分支的所有这些布置带来了单次测量所需时间的减少，即单个时间差的确定所需的时间的减少。从而，由于减少了单次测量所需的时间，因此可以增大重触发频率，从而与现技术相比，在相同时间中可以执行更多测量，或者减少了整个测量运行的整体时间。所有这些优点是在没有任何关于芯片面积的惩罚的情况下获得的，因为本发明的情形不需要比现有技术更多的阶段来获得相同的精确度。

关于第一部分的延迟和第二部分的延迟之间的延迟差，优选所有阶段具有一标称值，该标称值在整个电路上是相等的。然而，这个要求只是出于半导体处理或设计的原因。由于任何单调行为在本发明中都不再有意义，所以即使是延迟差的随机分布也是有用的。图13验证了这一点。图13示出了不同分支的不同触发器的累积延迟。图13中在“A”处指示的最左侧部分对应于“主”分支1200。图13的中部由“B”指示的部分对应于第一垂直分支1201，并且第三部分“C”对应于图12的第二垂直分支1202。从图13清楚可见，当考虑水平线和垂直线之间的交点时，在并行布置足够数目的分支的情况下，获得了相当密集的累积延迟栅格。当每个阶段接收不同的延迟并且因此接收不同的延迟差时，甚至可以增强不同的可测量累积延迟的分布密集。然而，由于都具有相同的“标称”延迟差的阶段的延迟差的统计变动，仍然可以使用对于每一阶段计划相同的延迟差的现有设计。

取决于本发明方法的某些实现要求，本发明方法可以用硬件或软件来实现。实现方式可以利用数字存储介质来执行，尤其是其上存储着电子可读控制信号的盘、DVD或CD，其与可编程计算机系统合作，以执行本发明的方法。一般地，本发明因此是具有存储在机器可读载体上的程序代码的计算机程序产品，当该计算机程序产品在计算机上运行时，该程序代码被操作以用于执行本发明的方法。换言之，本发明的方法因此是一种计算机程序，其具有用于在该计算机程序在计算机上运行时执行至少一个本发明的方法的程序代码。

上述实施例只是例示本发明的原理。要理解，本领域的技术人员将清楚对这里描述的布置和细节的修改和变化。因此，希望仅受所附的专利权利要求的范围的限制，而不受这里以描述和说明本发明的方式给出的具体细节的限制。

Claims (20)

1.一种用于估计与两个事件(78、79)之间的时间差有关的数据的装置，包括：

具有多个阶段(101、102、103、104)的延迟线(100)，其中每个阶段在第一部分中具有第一延迟(D1S)并且在第二部分中具有第二延迟(D1F)，所述第一延迟和所述第二延迟相互不同，并且每个阶段(101、102、103、104)具有相位仲裁器(105)，该相位仲裁器通过具有两个不同状态之一的指示信号来指示出所述两个事件之中在所述第一部分中的第一事件是领先还是落后于所述两个事件之中在所述第二部分中的第二事件；以及

求和设备(200)，用于对所述多个阶段(101、102、103、104)的指示信号(106)求和以获得指示出所述时间差的估计的总和值(201)。

2.根据权利要求1所述的装置，还包括：

校准存储装置(300)，用于存储与不同总和值相关联的校准值；以及

处理器(400)，用于处理通过测试测量获得的测试总和值和校准值以获得所述与时间差有关的数据。

3.根据权利要求1或2所述的装置，

其中，所述相位仲裁器(500)可操作来以如下方式提供所述指示信号：使得所述指示信号在第一状态中指示出所述第一事件在该阶段中领先于所述第二事件，并且在不同的第二状态中指示出所述第一事件在该阶段中落后于所述第二事件，并且

其中，所述求和设备(200)可操作来对来自所述多个阶段的具有所述第一状态的指示信号或者来自所述多个阶段的具有所述第二状态的指示信号进行计数。

4.根据前述权利要求之一所述的装置，其中，一阶段中的所述相位仲裁器(105)被实现为D触发器，并且

其中，所述求和设备(200)包括用于仅对所述多个阶段(101、102、103、104)的具有所述两个不同状态之中的某一状态的D触发器输出进行计数的数字计数器。

5.根据前述权利要求之一所述的装置，还包括：

控制器(700)，用于指令校准模式，在该校准模式中多个不同校准测量被执行，其中每个校准测量产生校准总和值；

其中，每个总和值的出现次数被确定，并且

其中，一总和值的校准值是基于在所述多个不同校准测量中此总和值的出现次数来确定的。

6.根据权利要求5所述的装置，其中所述控制器(700)可操作来利用所述出现次数与所述多个校准测量的总数的比率来计算所述校准值。

7.根据前述权利要求之一所述的装置，其中，所述延迟线(100)具有由所述多个阶段的第一部分形成的第一事件传播路径和由所述多个阶段的第二部分形成的第二事件传播路径，

其中，所述第一部分或所述第二部分中的延迟或者所述第一部分和所述第二部分之间的延迟差被实现为缓冲放大器(1001、1002)、线路部分(1000)或由所述相位仲裁器(105)引起的延迟的组合之一。

8.根据前述权利要求之一所述的装置，其中所述多个阶段包括在两个部分中都具有缓冲放大器的至少两个阶段，所述缓冲放大器具有不同的延迟值，从而使得一个部分是具有较高延迟的慢速部分，另一部分是具有较低延迟的快速部分，并且

其中，中间阶段(101′)位于所述至少两个阶段之间，在该中间阶段中，所述第一部分或所述第二部分或者两个部分包括导线而不包括放大器。

9.根据前述权利要求之一所述的装置，其中至少一个阶段包括具有不同特性的多个相位仲裁器(105a、105b、105c、105d)，每个相位仲裁器提供指示信号，并且

其中，所述求和设备(200)可操作来对来自所述多个相位仲裁器的指示信号求和。

10.根据前述权利要求之一所述的装置，其中，所述延迟线具有至少第一分支(1200)和第二分支(1201)，其中这些分支相互并行连接，使得所述两个事件同时传播经过这些分支。

11.根据权利要求10所述的装置，其中，所述第一分支是具有顺序布置的延迟阶段的主分支，其中所述第二分支连接到所述主分支的一延迟阶段并且第三分支连接到所述主分支的另一不同延迟阶段。

12.根据前述权利要求之一所述的装置，

其中，所述多个阶段的相位仲裁器(105)中的每一个包括触发器，该触发器依据该阶段中所述两个事件的时间关系来输出逻辑“1”或逻辑“0”作为所述指示信号，

其中，所述求和设备(200)是连接到提供指示信号的这些触发器的输出的数字计数器，该数字计数器可操作来对其上存在单个预先选择的逻辑状态的触发器输出的数目计数。

13.根据权利要求2所述的装置，其中，所述校准存储装置(300)可操作来对于每个可能的总和值存储指示出该总和值与相邻总和值之间的时间差跨度的校准值。

14.根据权利要求2所述的装置，其中，所述处理器(400)可操作来通过从所述预定的最小或最大总和值起直到所述测试总和值减1为止累积校准值并且加上所述测试总和值的校准值的至少一部分以获得时间差估计，来计算与时间差估计相关的数据。

15.根据权利要求2所述的装置，其中，所述处理器(400)可操作来基于以下式子计算所述与时间差有关的数据：

$\tilde{t}=\underset{i=0}{\overset{c-1}{\mathrm{\Σ}}}{\tilde{D}}_i+\frac{1}{2}{\tilde{D}}_c$

${\tilde{D}}_i=\frac{n_i}{N}{T}_R$

其中是时间差估计，D_i是等于i的测试总和值的校准值，n_i是在校准过程中某一校准总和值的出现次数，N是校准过程中的测量的总数，并且T_R是所述延迟线的整个测量范围。

16.一种利用延迟线(100)来估计与两个事件之间的时间差有关的数据的方法，该延迟线具有多个阶段(101、102、103、104)，每个阶段在第一部分中具有第一延迟(D1S)并且在第二部分中具有第二延迟(D1F)，所述第一延迟和所述第二延迟相互不同，并且每个阶段(101、102、103、104)具有相位仲裁器(105)，该相位仲裁器通过具有两个不同状态之一的指示信号来指示出所述两个事件之中在所述第一部分中的第一事件是领先还是落后于所述两个事件之中在所述第二部分中的第二事件，所述方法包括：

对所述多个阶段的指示信号求和以获得指示出时间差估计的总和值。

17.根据权利要求16所述的方法，还包括：

对通过测试测量获得的测试总和值和存储在校准存储装置中的至少一个校准值进行处理以获得所述与时间差有关的数据。

18.一种校准延迟线(100)的方法，该延迟线具有多个阶段(101、102、103、104)，每个阶段在第一部分中具有第一延迟(D1S)并且在第二部分中具有第二延迟(D1F)，所述第一延迟和所述第二延迟相互不同，并且每个阶段(101、102、103、104)具有相位仲裁器(105)，该相位仲裁器通过具有两个不同状态之一的指示信号来指示出所述两个事件之中在所述第一部分中的第一事件是领先还是落后于所述两个事件之中在所述第二部分中的第二事件，所述方法包括：

将校准事件的源连接(20)到第一输入(111)，该第一输入连接到所述多个阶段之中的第一阶段(101)的所述第一部分，所述校准事件的源使得所述校准事件被分布在所述延迟线的整个测量范围上；

响应于一校准事件，对所述多个阶段的指示信号求和(22)以获得校准总和值；

对某一数目的校准事件重复求和(22)的步骤，其中该数目高于2N，N是所述延迟线的所有阶段的数目，从而获得多于2N个校准计数值；以及

对于每个校准总和值，确定(24)该校准总和值在所有校准计数值中的出现次数并且将该校准总和值的取决于该出现次数的校准值存储在校准存储装置中。

19.一种用于校准延迟线(100)的装置，该延迟线具有多个阶段(101、102、103、104)，每个阶段在第一部分中具有第一延迟(D1S)并且在第二部分中具有第二延迟(D1F)，所述第一延迟和所述第二延迟相互不同，并且每个阶段(101、102、103、104)具有相位仲裁器(105)，该相位仲裁器通过具有两个不同状态之一的指示信号来指示出所述两个事件之中在所述第一部分中的第一事件是领先还是落后于所述两个事件之中在所述第二部分中的第二事件，所述装置包括：

连接器，用于将校准事件的源连接(20)到第一输入(111)，该第一输入连接到所述多个阶段之中的第一阶段(101)的所述第一部分，所述校准事件的源使得所述校准事件被分布在所述延迟线的整个测量范围上；

求和设备，用于响应于一校准事件对所述多个阶段的指示信号求和(22)以获得校准总和值；

控制器，用于对某一数目的校准事件重复求和(22)的步骤，其中该数目高于2N，N是所述延迟线的所有阶段的数目，从而获得多于2N个校准计数值；以及

处理器，用于对于每个校准总和值，确定(24)该校准总和值在所述多于2N个校准计数值中的出现次数并且将该校准总和值的取决于该出现次数的校准值存储在校准存储装置中。

20.一种计算机程序，具有当在计算机上运行时用于执行权利要求16或权利要求18所述的方法的程序代码。

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