CN1266482C - 路径延迟测量电路 - Google Patents

路径延迟测量电路 Download PDF

Info

Publication number
CN1266482C
CN1266482C CN200310114802.7A CN200310114802A CN1266482C CN 1266482 C CN1266482 C CN 1266482C CN 200310114802 A CN200310114802 A CN 200310114802A CN 1266482 C CN1266482 C CN 1266482C
Authority
CN
China
Prior art keywords
trigger
circuit
clock
path delay
metering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200310114802.7A
Other languages
English (en)
Other versions
CN1499213A (zh
Inventor
小林拓也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1499213A publication Critical patent/CN1499213A/zh
Application granted granted Critical
Publication of CN1266482C publication Critical patent/CN1266482C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318328—Generation of test inputs, e.g. test vectors, patterns or sequences for delay tests

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

一种路径延迟测量电路，包括：一模式生成电路105，用于生成将要提供给组合电路101的测试模式，一比较/判定电路106，用来将组合电路的输出和预期值相比较，一时钟生成电路301，用来生成具有可变时钟间隔的时钟，同时根据一时钟模式值执行一捕获操作，以及一定时信号生成电路107，为每个电路提供一操作定时信号。时钟生成电路301包括一时钟模式计数器，用来产生一时钟模式值，所述时钟模式值每当判定信号瞬变时间时被更新。

Description

路径延迟测量电路
技术领域
本发明涉及一个路径延迟测量电路，它能够自动测量在LSI的组合电路中的路径延迟。
背景技术
通常，LSI的组合电路中路径延迟的测量是通过使用一个扫描测试电路的装置进行的。这种装置在下列非专利文件中公开：
Angela Krstic/Kwang-Ting(Tim)Cheng“超大规模集成电路的延迟误差测量(DELAY FAULT TESTING FOR VLSI CIRCUITS)”Kluwer AcademicPublishers，United Kingdom，1998，pp.7-12。
为了校验已经制造的LSI的性能，根据具体情况，LSI配有用于测量上述路径延迟的装置。在这种情况下，在传统的用于测量的路径延迟测量电路中，时钟信号、数据的输入以及输出数据的测量是由外部的装置实现的。
尤其是，输入信号从外部输入到LSI中，并且输出信号也从LSI外部地产生。比如，一般来说，使用LSI测试器的路径延迟是由以下方法估算的。LSI测试器提供一个测试模型，与该测试模型相应的预期值和输出信号由LSI测试器相互比较，由此决定输出信号。
然而，上述传统的技术具有以下问题，在LSI测试器中用于判断的测试模型很复杂，并且LSI测试器的操作和LSI测试器中的测试程序也十分复杂。此外，LSI测试器输出的时钟信号被直接输入到路径延迟测试电路中，这样出现了以下问题：延迟测量的精度受LSI测试器产生的波形的品质的影响。
发明内容
本发明是为了解决传统技术中上述问题而设计的。
本发明的一个目的是提供一个不使用LSI测试器而自动测量组合电路中的路径延迟的路径延迟测量电路。
为了解决这个问题，根据本发明的第一方面，路径延迟测量电路包括：第一触发器、第二触发器、第三触发器，第一和第二触发器连接到其路径延迟将被测量的组合电路的输入端并组成一扫描链，第三触发器连接到组合电路的输出端以构成所述扫描链，并且其中在通过扫描链的移位操作为第一和第二触发器设定一测试模式之后，组合电路的输出信号通过捕获操作(capturing operation)输入到第三触发器中，第三触发器的输出信号与预期值进行比较，以便捕获操作所用的时间是可变的，由此判定组合电路的信号瞬变时间。路径延迟测量电路还包含：一模式生成电路，用于生成一将为第一和第二触发器设置的测试模型，一比较/判定电路，用于比较第三触发器的输出信号和预期值，和一定时信号生成电路，用于为第一、第二和第三触发器、模式生成电路和比较/判定电路的每个提供一操作定时信号，其中捕获操作所采用的时间的时钟间隔是可变的，由此判定组合电路的信号瞬变时间。
根据上述结构，通过使用由定时信号生成电路所生成的操作定时信号，可以自动执行为组合电路提供一由模式生成电路生成的值的操作以及判定组合电路的输出信号的操作。
根据本发明的第二部分，路径延迟测量电路进一步包含：一倍增电路，用于在外部提供的时钟的基础上产生一高速时钟，一时钟模式计数器，用于输出一每当判定信号瞬变时间时被更新的时钟模式值，和一时钟生成电路，用于在高速时钟和时钟模式值的基础上生成将要提供到路径延迟测量电路的另一时钟，时钟生成电路所生成的时钟根据时钟模式值其捕获操作所采用的时间的时钟间隔是可变的。
根据上述结构，由于自动生成的时钟的捕获操作的时钟间隔根据时钟模式值的更新而被更新，所以组合电路中的信号瞬变时间可以通过时钟模式值得到，路径延迟可以自动地轻松得到。
优选地，提供了多个与第一和第二触发器相同的触发器。
优选地，提供了多个与第三触发器相同的触发器。
根据对路径延迟测量电路的构造，由于其路径延迟要被测量的组合电路的多个控制点和测量点被准备并且它们的输入和输出可以被控制，因此允许进行路径延迟的多种测量。
根据本发明的另一个方面，一个半导体设备包括多个上述的路径延迟测量电路。
根据上述结构，通过测量半导体芯片或晶片不同点上的路径延迟，可以获得半导体芯片或晶片上路径延迟的变化信息。
附图说明
图1是一个描述根据本发明第一实施例的路径延迟测量电路的配置的方框图。
图2是一个时序图，用来解释根据第一实施例的路径延迟测量电路的操作。
图3是一个描述根据本发明第二实施例的路径延迟测量电路的配置的方框图。
图4是显示本发明的时钟生成电路的示范配置的方框图。
图5是一个时序图，用来解释根据第二实施例的路径延迟测量电路的操作。
图6是一个描述根据本发明第三实施例的路径延迟测量电路的配置的方框图。
图7是显示包括多个根据本发明的路径延迟测量电路的示范半导体设备的视图。
具体实施方式
下面根据附图对本发明的不同实施例进行描述。
图1是一个描述本发明第一实施例的路径延迟测量电路的配置的方框图。在图1中，标记101表示需要测量路径延迟的组合电路；标记102、103和104分别代表一触发器；105表示一模式生成电路；106表示一比较/判定电路；107表示一定时信号生成电路。
第一触发器102设置一要输入到组合电路101中的信号值。第二触发器103把从第一触发器102接收的信号输入到组合电路101。第三触发器104接收组合电路101的输出信号。定时信号生成电路107包括一个计数器电路，其利用时钟CLK1执行计数操作。在计算出的值的基础上，生成一扫描模式测试模式信号NT、一模式生成定时信号TIM_PG和一比较判定定时信号TIM_COMP。
根据模式生成定时信号TIM_PG，模式生成电路105为第一触发器102和第二触发器103设置一个测试模式。根据比较判定定时信号TIM_COMP，比较/判定电路106把第三触发器104输出中的瞬变(transition)和与测试模式相对应的预期值进行比较，以产生一个比较判定信号COMP和一个测试完成信号DONE。
图2是一个时序图，用来解释图1中所示的路径延迟测量电路的操作。在图2中，在T2时刻，用于执行路径延迟测试的TEST信号变为“H(高)”(使能)。同时提供给第一触发器102、第二触发器103和第三触发器104的扫描测试模式信号NT变为“H(高)”，因此每一个触发器接收来自自身的扫描测试模式输入DT的数据。
在T2和T3时刻，模式定时信号TIM_PG变为“使能”，将要输入到组合电路101的测试模式DATA按照第一触发器102和第二触发器103的顺序传输。
在T4和T5时刻，扫描测试模式信号NT变为“L(低)”。这种情况下，每一个触发器执行一个一般操作，以使第二触发器103和第一触发器104的输出信号依次地输入到组合电路101中。此时，第三触发器104在T5时刻接收输出值。
在T6时刻，扫描测试模式信号NT变为“H(高)”，以执行扫描操作，以便把第三触发器的输出信号传输到比较/判定电路106。在比较/判定电路106中，与测试模式相对应的预期值和所传输的信号被相互比较，以便生成比较结果作为比较/判定信号COM和指示一个测试周期完成的测试完成信号DONE。
在按照上述方式操作的路径延迟测量电路中，外部输入的时钟CLK1的定时中从T4到T5时刻的时间是可以有选择地变化的，每次变化的时刻，从第三触发器104获得的数据和预期值由比较/判定电路106比较和判定。因此，可以自动测量组合电路中的信号瞬变所需的时间。
附加地，本实施例适用于使用多种类型扫描触发器作为扫描触发器的情况。然而不需说明可以采用其他任何类型的扫描触发器。
图3是一个描述根据本发明第二实施例的路径延迟测量电路的配置的方框图。在图3中，相同的附图标记参考图1中相应的部分或元件。图3中，标记301代表一时钟生成电路，用于在外部提供的时钟输入CLK的基础上产生用于路径延迟的时钟CLK1，并且能够产生一个识别时钟CLK1的状态的信号CCOUNT。
图4是显示时钟生成电路301的示范配置框图。图4中，附图标记401表示一倍增电路，用来根据时钟输入CLK产生一个高速时钟CLK0。402代表一时钟模式计数器，用于生成一识别信号CCOUNT。403代表一时钟生成部分，用于生成一时钟CLK1。
时钟模式计数器402根据倍增电路401倍增所得到的高速时钟CLK0生成一个识别信号CCOUNT。根据倍增电路401生成的高速时钟CLK0和时钟模式计数器402生成的识别信号CCOUNT，时钟生成部分403生成时钟CLK1。
图5是一个时序图，用来解释图3和图4中描述的路径延迟测量电路的操作。从图5中可以看出，倍增电路401把低速外部时钟CLK倍增为高速时钟CLK0。根据时钟CLK0，时钟模式计数器402生成一个识别信号CCOUNT。而且，根据识别信号CCOUNT和时钟CLK0，时钟CLK1由时钟生成部分403生成。
在这种情况下，根据识别信号CCOUNT的值，当在图2的T4到T5时刻完成捕获操作时，这样生成的时钟CLK1就具有时钟间隔的时间差。尤其是，当识别信号CCOUNT是00时，在组合电路101中，就具有一个十分大的时间差被提供给路径延迟的设计值，而且随着识别信号CCOUNT的递增，时间差逐步减小。
在这种方式中，由于识别信号CCOUNT的值唯一地与在时钟CLK1中的时间差相对应，通过监视每个识别信号CCOUNT值中的测试完成信号DONE和比较/判定信号，组合电路101中的路径延迟的限定值就可以被测量。
图6是一个描述根据本发明第三实施例的路径延迟测量电路的配置的方框图。图6中，相似的附图标记代表与图1和3相似的部分或元件。图6中，附图标记601、602、603表示新增加的触发器。
第六触发器603，与第一触发器102相似，用于设定将要输入到组合电路101的信号值，第七触发器604，与第二触发器103相似，用于将从第六触发器603接收到的信号提供到组合电路101。第四触发器601和第五触发器602，与第三触发器104相似，接收组合电路101的输出值，以监视内部信号瞬变。
在这里，提供了一系列包含用来控制输入信号到组合电路中的触发器和用来监视输出信号的触发器的触发器，并且每一个触发器都是由定时信号生成电路107控制。这样的结构，使组合电路101中不同路径的延迟都能够被测量出来。
无庸置疑，监视组合电路101中信号瞬变的触发器的数量以及为组合电路提供信号的触发器的数量并不限于在本实施例中所使用的触发器的数量。
图7是显示包括多个根据本发明的路径延迟测量电路的示范半导体设备的视图。在图7中，附图标记701-705分别代表本发明的路径延迟测量电路；标记706代表控制路径延迟测量电路701-705的控制电路。在这种情况下，时钟生成电路301可以是路径延迟测量电路701-705共有的单个电路。
比如，如果LSI中包含的多个路径延迟测量电路都是完全相同的电路和布局(layout)，LSI中由于物理排列不同导致的路径延迟不同就可以很容易地测量出来。
由上述描述，根据本发明，使用扫描测试电路装置的组合电路中的路径延迟测量电路包括：一定时信号生成电路、模式生成电路、一比较/判定电路和一时钟生成电路。这使得LSI测试器不必进行复杂的操作和复杂的测试程序，由此使得组合电路中的路径延迟测量可以轻松进行。进一步，本发明所提出的LSI中的这些路径延迟测量电路使得LSI中的路径延迟的不同可以轻松测量出来。

Claims (4)

1.一种路径延迟测量电路，用于确定其路径延迟将被测量的组合电路的信号瞬变时间，包括：
第一和第二触发器，其中第一触发器的输出端连接到第二触发器的输入端，而第二触发器的输出端连接到组合电路输入端；
第三触发器，连接到所述组合电路的输出端，其中所述第一和第二触发器、该组合电路以及第三触发器构成扫描链；
模式生成电路，为所述第一触发器和第二触发器设置一测试模式；
比较/判定电路，用来将第三触发器的输出值与预期值相比较；以及
定时信号生成电路，为第一触发器、第二触发器、第三触发器、所述模式生成电路和所述比较/判定电路提供一操作定时信号，
其中，当通过扫描链的移位操作为所述第一触发器和第二触发器设定一测试模式以后，所述组合电路的输出值通过一捕获操作输入到所述第三触发器中，并且所述第三触发器的输出值与一预期值进行比较，
其中，所述路径延迟测量电路进一步包括：
一倍增电路，根据外部提供的时钟生成一高速时钟；
一时钟模式计数器，输出一每当所述信号瞬变时间被判定时而被更新的时钟模式值；
一时钟生成电路，用来根据所述高速时钟和所述时钟模式值，产生将要提供到所述路径延迟测量电路的另一时钟，
其中，根据所述时钟模式值，所述时钟生成电路所生成的时钟在所述捕获操作要采用的时间的时钟间隔是可变的。
2.如权利要求1所述的路径延迟测量电路，其中提供多个与所述第一和第二触发器相同的触发器。
3.如权利要求1所述的路径延迟测量电路，其中提供多个与所述第三触发器相同的触发器。
4.一种包括多个路径延迟测量电路的半导体设备，每个路径延迟测量电路用来判定其路径延迟将被测量的的组合电路的信号瞬变时间，所述路径延迟测量电路包括：
第一和第二触发器，其中第一触发器的输出端连接到第二触发器的输入端，而第二触发器的输出端连接到组合电路的输入端；
第三触发器，连接到所述组合电路的输出端，其中所述第一和第二触发器、该组合电路以及第三触发器构成扫描链；
模式生成电路，为所述第一触发器和第二触发器设置一测试模式；
比较/判定电路，用来将第三触发器的输出值与预期值相比较；
定时信号生成电路，为第一触发器、第二触发器、第三触发器、所述模式生成电路和所述比较/判定电路提供一操作定时信号，
其中，当通过扫描链的移位操作为所述第一触发器和第二触发器设定一测试模式以后，所述组合电路的输出值通过一捕获操作输入到所述第三触发器中，并且所述第三触发器的输出值与一预期值进行比较，
其中，所述路径延迟测量电路进一步包括：
一倍增电路，根据外部提供的时钟生成一高速时钟；
一时钟模式计数器，输出一每当所述信号瞬变时间被判定时而被更新的时钟模式值；
一时钟生成电路，用来根据所述高速时钟和所述时钟模式值，产生将要提供到所述路径延迟测量电路的另一时钟，
其中，根据所述时钟模式值，所述时钟生成电路所生成的时钟在所述捕获操作要采用的时间的时钟间隔是可变的。
CN200310114802.7A 2002-11-08 2003-11-07 路径延迟测量电路 Expired - Fee Related CN1266482C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP325359/2002 2002-11-08
JP2002325359A JP2004157090A (ja) 2002-11-08 2002-11-08 パス遅延測定回路
JP325359/02 2002-11-08

Publications (2)

Publication Number Publication Date
CN1499213A CN1499213A (zh) 2004-05-26
CN1266482C true CN1266482C (zh) 2006-07-26

Family

ID=32677008

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200310114802.7A Expired - Fee Related CN1266482C (zh) 2002-11-08 2003-11-07 路径延迟测量电路

Country Status (3)

Country Link
US (1) US20040133825A1 (zh)
JP (1) JP2004157090A (zh)
CN (1) CN1266482C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261308B (zh) * 2008-02-01 2010-06-09 清华大学 一种路径延迟故障模拟方法及装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100373772C (zh) * 2004-02-09 2008-03-05 中国科学院计算技术研究所 片上用于交流扫描测试中的快速信号产生电路
JP4965203B2 (ja) * 2006-09-11 2012-07-04 株式会社リコー 遅延時間生成回路、それを用いた二次電池保護用半導体装置、バッテリパックおよび電子機器
KR100843207B1 (ko) 2006-11-01 2008-07-02 삼성전자주식회사 전송지연시간 측정 장치
JP5136043B2 (ja) * 2007-02-22 2013-02-06 富士通セミコンダクター株式会社 論理回路および記録媒体
CN101865974B (zh) * 2009-04-20 2013-06-12 普诚科技股份有限公司 逻辑测试机以及同时测量多个受测装置的延迟时间的方法
JP2011196855A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体集積回路
JP5408052B2 (ja) * 2010-06-23 2014-02-05 富士通セミコンダクター株式会社 集積回路、シミュレーション装置、及びシミュレーション方法
US9664737B2 (en) * 2014-08-19 2017-05-30 Mediatek Inc. Method for providing an on-chip variation determination and integrated circuit utilizing the same
US20170184664A1 (en) * 2015-12-28 2017-06-29 Michel Nicolaidis Highly efficient double-sampling architectures
CN106291324B (zh) * 2016-08-18 2018-10-02 北京航空航天大学 一种片上差分时延测量系统及回收集成电路识别方法
CN115640617A (zh) * 2022-12-22 2023-01-24 深圳中集智能科技有限公司 一种延迟puf电路及其控制方法与可信物联网系统

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349587A (en) * 1992-03-26 1994-09-20 Northern Telecom Limited Multiple clock rate test apparatus for testing digital systems
US5701308A (en) * 1996-10-29 1997-12-23 Lockheed Martin Corporation Fast bist architecture with flexible standard interface
JP3605506B2 (ja) * 1998-01-13 2004-12-22 株式会社アドバンテスト クリティカルパス探索方式
US6065145A (en) * 1998-04-13 2000-05-16 Lucent Technologies, Inc. Method for testing path delay faults in sequential logic circuits
US6040725A (en) * 1998-06-02 2000-03-21 International Business Machines Corporation Dynamically configurable variable frequency and duty cycle clock and signal generation
US6671847B1 (en) * 2000-11-08 2003-12-30 Intel Corporation I/O device testing method and apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261308B (zh) * 2008-02-01 2010-06-09 清华大学 一种路径延迟故障模拟方法及装置

Also Published As

Publication number Publication date
CN1499213A (zh) 2004-05-26
JP2004157090A (ja) 2004-06-03
US20040133825A1 (en) 2004-07-08

Similar Documents

Publication Publication Date Title
CN1266482C (zh) 路径延迟测量电路
US8368385B2 (en) Methods and systems to detect voltage changes within integrated circuits
EP1571455A2 (en) Power supply noise measuring device
US6219813B1 (en) Programmable timing circuit for testing the cycle time of functional circuits on an integrated circuit chip
US6057691A (en) Delay element testing apparatus and integrated circuit having testing function for delay elements
US6668346B1 (en) Digital process monitor
CN103839590B (zh) 存储器时序参数的测量装置、方法及存储器芯片
JP3625400B2 (ja) 可変遅延素子のテスト回路
CN102067456A (zh) 用于估计与时间差有关的数据的装置和方法和用于校准延迟线的装置和方法
JP2006145527A (ja) 埋め込み型時間領域反射率試験の方法及び装置
KR101035184B1 (ko) 반도체 시험 장치
Pei et al. A high-precision on-chip path delay measurement architecture
US20040199842A1 (en) Test system with high accuracy time measurement system
JP4417955B2 (ja) 集積回路のタイミング関連不良検証のためのイベント形式によるテスト方法
US7080302B2 (en) Semiconductor device and test system therefor
US20100107026A1 (en) Semiconductor device having built-in self-test circuit and method of testing the same
EP1148340A2 (en) All digital built-in self-test circuit for phase-locked loops
US7228478B2 (en) Built-in self-test (BIST) for high performance circuits
Pei et al. A low overhead on-chip path delay measurement circuit
US6829548B2 (en) DLL static phase error measurement technique
US6577150B1 (en) Testing apparatus and method of measuring operation timing of semiconductor device
US7363568B2 (en) System and method for testing differential signal crossover using undersampling
US7710101B2 (en) Method and system for measuring maximum operating frequency and corresponding duty cycle for an I/O cell
US6931565B2 (en) Semiconductor memory
US8159209B2 (en) Digital signal delay measuring circuit and digital signal delay measuring method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060726

Termination date: 20111107