CN106291324B - 一种片上差分时延测量系统及回收集成电路识别方法 - Google Patents

Abstract

本发明公开了一种适用于高速集成电路的片上差分时延测量系统，该差分时延测量系统由时延差分测量模块、控制逻辑模块、非挥发性随机存储器构成，用来监测集成电路中的关键路径。同时公开了一种基于片上差分时延测量系统及的回收集成电路识别方法，该方法通过片上时延差分测量模块，精确获得各频繁使用的关键路径的时延变化。并使用机器学习的方法，比较各路径的时延变化分布，最终识别出回收翻新集成电路。本发明设计的片上差分时延测量系统测量精度较高、易集成、生产测试成本低、受工艺不确定性影响小，同时本发明提出的回收集成电路识别方法具有测试时间短、识别度高等优点，降低回收集成电路对整个集成电路产业链的影响。

Description

一种片上差分时延测量系统及回收集成电路识别方法

技术领域

本发明涉及一种适用于高速集成电路的片上差分时延测量系统及回收集成电路识别方法。属于微型电子器件技术领域。

背景技术

集成电路(integrated circuit)是一种微型电子器件或部件。它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。集成电路按其功能、结构的不同，可以分为模拟集成电路、数字集成电路和数/模混合集成电路三大类。

随着半导体元器件供应链日趋复杂，大量伪劣(counterfeit)集成电路不断渗透，甚至进入核心安全攸关系统。这给整个电子行业尤其是军事、航空航天、医疗和通信等领域带来极大的安全隐患。此外，伪劣集成电路给集成电路制造商，每年带来的经济损失高达数十甚至数百亿美元，并且此数值仍以每年12％-15％的速度持续增加。因此，伪劣集成电路的问题引起了政府及企业的极大重视。伪劣集成电路主要分为以下7类：回收翻新、重新标注、过度生产、假冒克隆、去除缺陷、伪造指标、篡改电路。其中，由于低成本和高额利润，回收翻新集成电路占整个盗版集成电路80％以上。回收翻新集成电路，是指那些已在其他系统中使用过一段时间，通过回收并经过翻新处理，按原始厂商生产、以新出厂电路价格销售的集成电路。在回收翻新过程中，集成电路在高温条件下被从印刷电路板中强制取出，并经过洗涤、打磨、封装、标记等过程。高超的翻新手段使我们很难仅从外观来区分盗版回收集成电路。然而，回收翻新过程会本身会损坏集成电路，造成可靠性下降。同时，由于该类电路之前已使用过一段时间，剩余使用寿命和可靠性都大大降低。

识别回收翻新集成电路的方法通常分为两类，一类是观察法，另一类是测试法。前者指的是，通过外部目检、X射线检查、声学扫描、显微镜检查、内部目检等，先进观察手段分析其物理结构，从而找出翻新的痕迹和异常。虽然此方法直接有效，但需要昂贵的测试设备和大量的测试时间，从而大大增加测试成本。此外，随着集成电路工艺的提升，和翻新手段的进步，上述的检测难度不断递增。

另一方面，上面已经提到，回收翻新集成电路与新出厂集成电路最大的区别在于，该电路已被使用，即已老化。基于此特征，许多文献提出了识别回收翻新集成电路的测试技术。这些技术主要分为两大类：片上系统设计，数理统计法。

经过对现有的技术文献进行检索发现，2014年U.Guin等人在ACM DesignAutomation Conference(国际计算机设计自动化会议)上发表了“Low-cost on-chipstructures for combating die and ic recycling(用于识别回收芯片和集成电路的低成本片上结构)”，设计并提出了基于环形振荡器对的片上传感器，一个始终振荡经历老化，另一个仅在检测条件下振荡作为参考，由于老化的影响，两个振荡器的振荡频率差逐渐增大，对其进行一维包络分析，从而区分出回收翻新集成电路。然而，此类传感器的缺点在于，增加了芯片的额外面积和功耗，同时随着工艺不确定性的增大，无法准确识别出仅使用很短时间内的回收翻新集成电路。2012年X.Zhang等人在IEEE International Symposium onDefect and Fault Tolerance in VLSI and Nanotechnology Systems(基于超大规模集成电路和纳米技术系统中的缺陷和容错能力国际研讨会)发表了“Path-delayfingerprinting for identification of recovered ics(用于识别回收集成电路的路径时延“指纹”系统)”，提出测量集成电路中关键路径的时延(delay)增量，通过主成分分析法(PCA)划分时延分布，如在新出厂集成电路的时延分布之外，则认定为翻新。然而，随着集成电路尺寸的不断缩小，工艺不确定性影响越来越大，使得老化前后关键路径的时延分布重叠较大，分辨准确度降低。此外，支持向量机(SVM)这一数理统计方法的引用也逐渐提升回收集成电路的分辨率。其中，K. Huang等人在2015年IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems(国际集成电路和系统的计算机辅助设计期刊)上发表了“Recycled ic detection based on statistical methods(基于数理统计的回收集成电路识别方法)”，提出以静态漏电流(Iddq)、最大工作频率(Fmax)，以及最大工作电压(Vmax)随时间的变化率，H.Dogan等人在2014年在IEEE InternationalSymposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems(基于超大规模集成电路和纳米技术系统中的缺陷和容错能力国际研讨会)上发表了“Aginganalysis for recycled FPGA detection (基于老化分析的回收FPGA检测方法)”，提出以FPGA中环形振荡器的振荡频率下降百分比，为SVM输入参量，通过参数训练，找到区分边界。

虽然上述文献采用了片上测量系统，但受制造不确定性影响大，运行时功耗较大，且涉及大量原始样本进行训练，以及半个小时以上的额外的加速老化，这些都增加了测试成本。

发明内容

本发明的目的在于提供一种适用于高速集成电路的片上差分时延测量系统及回收集成电路识别方法，以解决现有技术中片上测量系统受制造不确定性影响大，运行时功耗较大，测试成本高等缺陷。

本发明设计了一种适用于高速集成电路的片上差分时延测量系统，如图1a和图1b所示，该系统是由时延差分测量模块、控制逻辑模块、非挥发性随机存储器(如Flash)构成，用来监测集成电路中的关键路径。通过调整时延差分测量模块中选择器的“0”和“1”，并观察该模块输出变化，从而获得监测的关键路径的时延长度。同时提出了一种基于该片上差分时延测量系统的回收集成电路识别方法，其测量方法有六个步骤。该方法通过片上时延差分测量模块，精确获得各频繁使用的关键路径的时延变化。并使用机器学习的方法，比较各路径的时延变化分布，最终识别出回收翻新集成电路。本发明设计的片上差分时延测量系统测量精度较高、易集成、生产测试成本低、受工艺不确定性影响小，同时本发明提出的回收集成电路识别方法具有测试时间短、识别度高等优点，降低回收集成电路对整个集成电路产业链的影响。

本发明的一种适用于高速集成电路的片上差分时延测量系统，所述集成电路芯片中有大量门电路翻转频繁，会遭受负偏置温度不稳定性(NBTI)及热载流子注入(HCI)效应，即动态老化和静态老化。因此，随着使用时间的增加，对于同一条关键路径，其在回收翻新集成电路中的时延与新出厂的大不相同，因此易测量出时延变化恶劣程度，即时延差；

本发明一种适用于高速集成电路的片上差分时延测量系统，该差分时延测量系统由时延差分测量模块、控制逻辑模块、非挥发性随机存储器(如Flash)构成；其中，在上述集成电路芯片上的N条关键路径放置N个时延差分测量模块，这N个时延差分测量模块共用一个控制逻辑模块和随机存储器。

所述控制逻辑模块，在测量开始前，一些基本的配置参数通过串行或并行的方式写入控制寄存器中；这些配置参数包括测量开始内部复位、使能端EN、BUF_SEL[m-1:0]信号；在测量开始后，这些配置参数将传递到时延差分测量模块中；

所述随机存储器，用来存储测量过程中代表路径长度状态的控制信号，即n位BUF_SEL[n-1:0]信号；

所述的N个时延差分测量模块的结构是相同的；每个时延差分测量模块均由上升沿生成结构20A、被检测路径时延标志生成结构20B、差分路径时延调整结构20C构成；

该上升沿生成结构20A，由一个与非门和一个触发器FF1构成，与非门的输入端为系统复位，和控制逻辑模块输出的控制复位信号共同组成，输出端接入到触发器FF1的置“0”端，同时触发器FF1的输入D端始终接电源端。在测试开始前，先对触发器FF1进行置“0”。在测试模式下，当系统时钟上升沿到来时，触发器FF1自动生成上升沿，进入到差分路径时延调整结构20C中；

该被检测路径时延标志生成结构20B，由一个缓冲器和一个异或门构成，连接在关键路径和触发器FF2之间。在测试模式下，当系统时钟上升沿到来时，在关键路径的输出端产生上升沿或下降沿信号，经过被检测路径时延标志生成结构20B后，生成一个脉冲信号，作为触发器FF2的时钟端；

该差分路径时延调整结构20C，由n个缓冲器对，n个选择器和1个触发器FF2构成。其中缓冲器对为两个不同时延的第一缓冲器和第二缓冲器组成，通过调整选择器的“0”和“1”，可选择不同的缓冲器，从而获得不同差分路径的时延，最后进入的上升沿信号输出到触发器 FF2的输入端。最后，n个选择器的选择信号组成n位BUF_SEL[n-1:0]，作为路径长度状态的控制信号。根据时延差分测量模块设计，当其时延小于关键路径时延时，触发器FF2输出为“1”，而其时延大于关键路径时延时，触发器FF2将输出“0”。在测试过程中，通过输入BUF_SEL[n-1:0]，单调增加差分时延测量模块时延，在触发器FF2输出由“1”变为“0”时，即表明差分时延测量模块时延与关键路径时延相当。在测量结束后，将每次得到的 BUF_SEL[n-1:0]信号进行储存。最后，比较测量前后存储器中两个BUF_SEL[n-1:0]信号中“0”变成“1”的比特数，从而得被测关键路径的时延恶化程度。需要注意的是，缓冲器对中第一缓冲器和第二缓冲器的时延相差越小，本模块对关键路径时延恶化测量的敏感度越高。

由于本时延差分测量模块是测量关键路径在老化前后的路径时延差，从而判断是否为回收集成电路。因此，为保证测量结果的准确性，本时延差分测量模块就必须具有抗老化设计。如图1b所示，为确保本系统的抗老化性，时延差分测量模块中每个缓冲器都通过一个“开关”与电源、地端相连。在芯片正常工作模式下EN＝0，整个系统不工作；在测试模式下EN＝1，模块中一部分门电路遭受NBTI的影响，且仅翻转一次。由于测试时间为微秒级，故该老化效应对整个测量系统来说可忽略不计。因此，整个差分时延测量系统几乎不受老化效应影响。

一种基于片上差分时延测量系统的回收集成电路识别方法，如图2所示，它包括有下列步骤：

步骤一，选择监测路径；在关键路径中，选择那些老化速度快，即受负偏置温度不稳定性(Negative Bias Temperature Instability,NBTI)和热载流子注入(Hot CarrierInjection, HCI)影响较大的路径。路径老化速度越快，时延恶化幅度ΔT越大，从而易识别出经历短时间老化的电路。基于此，我们根据以下两个原则来选择监测路径：(i)包含更多老化速度快的门电路，(ii)更多“0”出现同时翻转更频繁。大量的“0”会使PMOS受到更严重的NBTI 退化影响，同时愈频繁的翻转会增加门电路的HCI退化影响。具体来说，对于工艺库中不同类型的门电路，仿真确定老化速度快的门电路。至于第(ii)点，通过在关键路径中，添加不同的输入向量组合，计算出在一定时间内，关键路径中每个门所经历“0”及翻转活动的平均个数，从而统计出整条关键路径的情况。需要指出的是，针对深亚微米工艺下NBTI比HCI 更加严峻的现状，我们首先考虑那些工作中出现更多“0”的关键路径，其次是由更多老化速度快的门电路组成的路径；

步骤二，设计差分时延测量模块；由前面分析可知，为提升本系统的准确度和敏感度，图2中缓冲器应当选择器件库中时延差尽可能小的缓冲器。同时，由于工艺不确定性的影响，还需通过蒙特卡洛仿真，通过正态分布拟合的方法，确定各自的时延差；

步骤三，插入差分时延测量系统。由于本系统所占用的额外面积很小，所以同时监测多条关键路径。需要注意的是，差分时延测量模块的摆放位置与所监测的关键路径，在版图上应尽可能接近；

步骤四，记录全新电路关键路径时延；即在电路加工制造完成后，在第一次上电时，通过本系统测量一次监测的关键路径长度信息，并将此次获得的BUF_SEL[n-1:0]信号作为原始信号存储到非挥发性随机存储器中；

步骤五，训练新出厂电路判定边界；电路出厂前，在制造缺陷和Burn-In测试过程中，会经历一定的程度的老化。因此，在上述测试完成后，应重新收集关键路径长度，并存储BUF_SEL[n-1:0]信号。将出厂过程中形成的时延恶化(ΔT)作为样本，通过SVM，训练出新出厂电路边界函数。图3给出了回收翻新集成电路与新出厂集成电路的时延恶化幅度的二维分布，以及训练出来的边界示意图。监测路径的数目多于2条时，该图可拓展为多维；

步骤六，识别回收集成电路。识别过程中，通过本系统测量待测关键路径的时延长度，并获得一组BUF_SEL[n-1:0],并与之前存储的原始信号进行对比，找到前后两个信号中“0”变成“1”的比特数，从而确定待测电路的时延恶化程度，判断是否在上一步训练出来的边界函数或模型内，便可据此判定待测电路是否为回收集成电路。

本发明设计的一种适用于高速集成电路的片上差分时延测量系统及回收集成电路识别方法，其优点在于：

①关键路径时延恶化程度测试精度小于15ps，且制造不确定性得到了有效抑制。

②直接对决定电路功能的关键路径进行测量。

③测试过程中不需要进行额外的加速老化，测试时间被有效缩短。

④占用芯片额外面积小，仅在测试模式下工作，额外功耗增加小。

附图说明

图1a是本发明时延差分测量系统结构图。

图1b是本发明时延差分测量模块中各子模块的结构图。

图2是本发明识别待测集成电路方法的流程框图。

图3是通过支持向量机的方法训练识别边界(路径数目多于2条时，该图可拓展为多维)。

图4是考虑到工艺不确定性的影响，各缓冲器的时延分布(蒙特卡洛200组)。

图5是差分延时测量模块功能验证波形图。

图6是考虑到制造不确定性的影响，本发明对三种基准电路老化后的测量精度表现(老化时间随机选取1个月至3年)。

图7a是标准测试电路s9234中，本系统测得的一条关键路径时延差分布。

图7b是标准测试电路s9234中，本系统根据测得的两条关键路径时延差训练出的识别边界。

图8a是标准测试电路s38417中，本系统测得的一条关键路径时延差分布。

图8b是标准测试电路s38417中，本系统根据测得的两条关键路径时延差训练出的识别边界。

图9a是标准测试电路b19中，本系统测得的一条关键路径时延差分布。

图9b是标准测试电路b19中，本系统根据测得的两条关键路径时延差训练出的识别边界。

图中符号说明如下：

BUF_SEL[n-1]：第n个选择器在测试过程中的选择信号。

具体实施方式

见图1a、图1b至图7a、图7b，下面将结合附图和实施例对本发明做进一步的详细说明。

本发明中对于集成电路芯片的编程控制采用了HSPICE 2014,Design Compiler,PrimeTime以及Star-RCXT软件。HSPICE是Synopsys公司为集成电路设计中的稳态分析，瞬态分析和频域分析等电路性能的模拟分析而开发的一个商业化通用电路模拟程序。它相较于伯克利的SPICE(Simulation Program with IC Emphasis)软件，MicroSim公司的PSPICE以及其它电路分析软件，又加入了一些新的功能，经过不断的改进，目前已被许多公司、大学和研究开发机构广泛应用。IC Compiler是Synopsys下一代布局布线系统，通过将物理综合扩展到整个布局和布线过程以及签核驱动的设计收敛，来保证卓越的质量并缩短设计时间。上一代解决方案由于布局、时钟树和布线独立运行，有其局限性。Design Compiler(简称 DC)是Synopsys公司的ASIC综合器产品，它可以完成将硬件描述语言所做的RTL级描述自动转换成优化的门级网表。DC得到全球60多个半导体厂商、380多个工艺库的支持。Synopsys 的逻辑综合工具DC占据91％的市场份额。DC是工业界标准的逻辑综合工具，也是Synopsys 最核心的产品。它使IC设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库将输入的VHDL或者Verilog的RTL描述自动综合出一个优化的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。PrimeTime是针对复杂、百万门芯片进行全芯片、门级静态时序分析的工具。PrimeTime可以集成于逻辑综合和物理综合的流程，让设计者分析并解决复杂的时序问题，并提高时序收敛的速度。PrimeTime是众多半导体厂商认可的、业界标准的静态时序分析工具。Galaxy^TM设计平台中的时序验证核心工具--的最新版本凭借其静态时序分析能力和对数百万门设计进行认可的能力，成为新的时序工具标准。从用户使用情况显示，最新发布的PrimeTime的运行速度比之前版本平均提高了2到 7倍，从而提升了设计者的设计能力，并实现快速的时序认可。PrimeTime强大的性能得益于在生成报告和基于标准延迟文件(SDF)的时序分析方面的算法的改进。PrimeTime提供全芯片级的静态时序分析，同时整合了延迟计算和先进的建模功能，以实现有效而又精确的时序认可。PrimeTime SI是全芯片门级信号完整性分析工具。PrimeTimeSI建立在成功流片验证过的PrimeTime平台之上的，提供精确的串扰延迟分析，IR drop(电压降落)分析和静态时序分析。PrimeTime SI业界领先的超快运行时间和处理容量让数百万门的复杂设计一次流片成功，让设计者取得极快的进入市场时间。Star-RCXT是电子设计自动化(EDA)领域内寄生参数提取解决方案的黄金标准。该款工具为ASIC、片上系统(SoC)、数字定制、内存和模拟电路的设计提供了一个统一的解决方案。Star-RCXT用来对全新片设计、关键网以及块级设计进行非常准确和有效的三维寄生参数提取，Star-RCXT还可以提供内建的电容电阻数据压缩，延时计算以及噪声分析。Star-RCXT提供层次化处理模式以及分布式处理模式以达到最高处理量。Star-RCXT紧密结合于Synopsys的SinglePass流程。

(一)差分时延测量系统

参见图1a、图1b所示，本发明设计的一种适用于高速集成电路的片上差分时延测量系统由差分时延测量模块、控制逻辑模块和非挥发性随机存储器三部分组成，均可内嵌在现有集成电路芯片上。其中，在上述集成电路芯片上的N条关键路径放置N个时延差分测量模块 (2A、2B、……和2N)，这N个时延差分测量模块共用一个控制逻辑模块和随机存储器。

参见图1a所示，时延差分测量模块2A、2B、……和2N用来监测集成电路中的关键路径。通过调整时延差分测量模块中选择器的“0”和“1”，并观察该模块输出变化，从而获得监测的关键路径的时延长度。同时公开了一种基于片上差分时延测量系统及的回收集成电路识别方法，其测量方法有六个步骤。该方法通过片上时延差分测量模块，精确获得各频繁使用的关键路径的时延变化。并使用机器学习的方法，比较各路径的时延变化分布，最终识别出回收翻新集成电路。本发明设计的片上差分时延测量系统测量精度较高、易集成、生产测试成本低、受工艺不确定性影响小，同时本发明提出的回收集成电路识别方法具有测试时间短、识别度高等优点，降低回收集成电路对整个集成电路产业链的影响。

(二)集成电路芯片中的监测路径选择：

关键路径一般指集成电路内部具有最长延时的路径，在本系统中，选择那些老化速度快，即受NBTI和HCI影响较大的关键路径。路径老化速度越快，时延恶化幅度ΔT越大，从而易识别出经历短时间老化的电路。基于此，根据以下两个原则来选择监测路径：(i)包含更多老化速度快的门电路，(ii)更多“0”出现同时翻转更频繁。大量的“0”会使PMOS受到更严重的NBTI退化影响，同时愈频繁的翻转会增加门电路的HCI退化影响。具体来说，对于工艺库中不同类型的门电路，仿真确定老化速度快的门电路。至于第(ii)点，通过在关键路径中，添加不同的输入向量组合，计算出在一定时间内，关键路径中每个门所经历“0”及翻转活动的平均个数，从而统计出整条关键路径的情况。需要指出的是，针对深亚微米工艺下NBTI比HCI更加严峻的现状，首先考虑那些工作中出现更多“0”的关键路径，其次是由更多老化速度快的门电路组成的路径。

参见图1a所示，选取集成电路芯片中N条关键路径(critical path)作为监测路径，如关键路径A、关键路径B、关键路径C、……、关键路径N。在图1a中则将关键路径A记为1A、关键路径B记为1B、……关键路径N记为1N。

在本发明中，参见图1a所示，在上述集成电路芯片上的N条关键路径放置N个时延差分测量模块，即针对关键路径A设置的时延差分测量模块记为第一个时延差分测量模块2A；针对关键路径B设置的时延差分测量模块记为第二个电源噪声峰值测量模块2B；针对关键路径 N设置的时延差分测量模块记为第N个电源噪声峰值测量模块2N。每个时延差分测量模块的结构是相同的。所述的N条关键路径中的N个时延差分测量模块共用一个控制逻辑模块和随机存储器。

(三)控制逻辑模块

在测量开始前，一些基本的配置参数通过串行或并行的方式写入控制逻辑模块中。这些配置参数包括测量开始内部复位、使能端EN、BUF_SEL[m-1:0]等信号。在测量开始后，这些配置参数将传递到时延差分测量模块中。

(四)随机存储器

用来存储测量过程中，代表路径长度状态的控制信号，即n位BUF_SEL[n-1:0]信号。

(五)任意一个时延差分测量模块2N

参见图1b所示，任意一个时延差分测量模块2N由上升沿生成结构20A、被检测路径时延标志生成结构20B、差分路径时延调整结构20C构成。

其中，在测量过程中，当系统时钟信号到来时，通过上升沿生成结构20A生成上升沿信号，传递到差分路径时延调整结构20C中，同时随着系统时钟的到来，在关键路径输出端也会产生上升沿或下降沿信号，进入到差分路径时延调整结构20C中。此时，通过调整时延差分测量模块中选择器的“0”和“1”，并观察该时延差分测量模块输出变化，从而获得监测的关键路径的时延长度。

上升沿生成结构20A

如图1b所示，上升沿生成结构20A由一个与非门和一个触发器FF1构成，与非门的输入端为系统复位，和控制逻辑模块输出的控制复位信号共同组成，输出端接入到触发器FF1的置“0”端，同时触发器FF1的输入D端始终接电源端。在测试开始前，先对触发器FF1进行置“0”。在测试模式下，当系统时钟上升沿到来时，触发器FF1自动生成上升沿，进入到差分路径时延调整结构20C中，最后作为模块内触发器FF2的D输入端。

被检测路径时延标志生成结构20B

如图1b所示，被检测路径时延标志生成结构20B由一个缓冲器和一个异或门构成，连接在关键路径和触发器FF2之间。在测试模式下，当系统时钟上升沿到来时，在关键路径的输出端产生上升沿或下降沿信号，经过被检测路径时延标志生成结构20B后，生成一个脉冲信号，进入到差分路径时延调整结构20C中，作为模块内触发器FF2的时钟端。

差分路径时延调整结构20C

如图1b所示，差分路径时延调整结构20C由n个缓冲器对，n个选择器和1个触发器FF2 构成。其中缓冲器对为两个不同时延的第一缓冲器和第二缓冲器组成，通过调整选择器的“0”和“1”，可选择不同的缓冲器，从而获得不同差分路径的时延，最后进入的上升沿信号输出到触发器FF2的输入端。最后，n个选择器的选择信号组成n位BUF_SEL[n-1:0]，作为路径长度状态的控制信号。根据时延差分测量模块设计，当其时延小于关键路径时延时，触发器 FF2输出为“1”，而其时延大于关键路径时延时，触发器FF2将输出“0”。在测试过程中，通过输入BUF_SEL[n-1:0]，单调增加差分时延测量模块时延，在触发器FF2输出由“1”变为“0”时，即表明差分时延测量模块时延与关键路径时延相当。在测量结束后，将每次得到的BUF_SEL[n-1:0]信号进行储存。最后，比较测量前后存储器中，两个BUF_SEL[n-1:0]信号中“0”变成“1”的比特数，从而得被测关键路径的时延恶化程度。需要注意的是，缓冲器对中第一缓冲器和第二缓冲器的时延相差越小，本模块对关键路径时延恶化测量的敏感度越高。

本时延差分测量模块的抗老化设计：

由于本时延差分测量模块是测量关键路径在老化前后的路径时延差，从而判断是否为回收集成电路。因此，为保证测量结果的准确性，本时延差分测量模块就必须具有抗老化设计。如图1b所示，为确保本系统的抗老化性，时延差分测量模块中每个缓冲器都通过一个“开关”与电源、地端相连。在芯片正常工作模式下EN＝0，整个系统不工作；在测试模式下EN＝1，模块中一部分门电路遭受NBTI的影响，且仅翻转一次。由于测试时间为微秒级，故该老化效应对整个测量系统来说可忽略不计。因此，整个差分时延测量系统几乎不受老化效应影响。

本发明回收集成电路识别方法包括有下列步骤：

识别步骤一，选择监测路径。在关键路径中，选择那些老化速度快，即受NBTI和HCI影响较大的路径。路径老化速度越快，时延恶化幅度ΔT越大，从而易识别出经历短时间老化的电路。基于此，我们根据以下两个原则来选择监测路径：(i)包含更多老化速度快的门电路， (ii)更多“0”出现同时翻转更频繁。大量的“0”会使PMOS受到更严重的NBTI退化影响，同时愈频繁的翻转会增加门电路的HCI退化影响。具体来说，对于工艺库中不同类型的门电路，仿真确定老化速度快的门电路。至于第(ii)点，通过在关键路径中，添加不同的输入向量组合，计算出在一定时间内，关键路径中每个门所经历“0”及翻转活动的平均个数，从而统计出整条关键路径的情况。需要指出的是，针对深亚微米工艺下NBTI比HCI更加严峻的现状，我们首先考虑那些工作中出现更多“0”的关键路径，其次是由更多老化速度快的门电路组成的路径；

识别步骤二，设计差分时延测量模块。由前面分析可知，为提升本系统的准确度和敏感度，图1b中缓冲器应当选择器件库中时延差尽可能小的缓冲器。同时，由于工艺不确定性的影响，还需通过蒙特卡洛仿真，通过正态分布拟合的方法，确定各自的时延差；

识别步骤三，插入差分时延测量系统。由于本系统所占用的额外面积很小，所以同时监测多条关键路径。需要注意的是，差分时延测量模块的摆放位置与所监测的关键路径，在版图上应尽可能接近；

识别步骤四，记录全新电路关键路径时延。即在电路加工制造完成后，在第一次上电时，通过本系统测量一次监测的关键路径长度信息，并将此次获得的BUF_SEL[n-1:0]信号作为原始信号存储到非挥发性随机存储器中；

识别步骤五，训练新出厂电路判定边界。电路出厂前，在制造缺陷和Burn-In测试过程中，会经历一定的程度的老化。因此，在上述测试完成后，应重新收集关键路径长度，并存储BUF_SEL[n-1:0]信号。将出厂过程中形成的时延恶化(ΔT)作为样本，通过SVM，训练出新出厂电路边界函数。图3给出了回收翻新集成电路与新出厂集成电路的时延恶化幅度的二维分布，以及训练出来的边界示意图。监测路径的数目多于2条时，该图可拓展为多维；

测量步骤六，识别回收翻新集成电路。识别过程中，通过本系统测量待测关键路径的时延长度，并获得一组BUF_SEL[n-1:0],并与之前存储的原始信号进行对比，找到前后两个信号中“0”变成“1”的比特数，从而确定待测电路的时延恶化程度，判断是否在上一步训练出来的边界函数或模型内，便可据此判定待测电路是否为回收集成电路；

实施例1

应用本发明设计的时延差分测量模块进行的测试：

本实验在28nm工艺库下，采用ISCAS'89s9234、s38417和ITC'99b19基准电路，通过HSPICE进行仿真，温度为25℃，电源电压1.05V。蒙特卡洛仿真考虑10％介质厚度，10％MOS管宽度，10％MOS管长度，和20％阈值电压的工艺不确定性。此外，利用HSPICE提供的MOS 管可靠性分析模型(MOSRA)，设置TIT0，TTD0和TDCD等参数，对基准电路进行动态老化仿真。最后与前面提到的文献“Path-delay fingerprinting for identification of recoveredics(用于识别回收集成电路的路径时延“指纹”系统)”和“Recycled ic detection basedon statistical methods(基于数理统计的回收集成电路识别方法)”进行识别精度对比。

差分时延测量模块验证

前文提到，图1b中缓冲器1和缓冲器2时延差越小，ΔT测量灵敏度越高。本文对标准元件库中5种类型缓冲器：NBUFFX2，NBUFFX4，NBUFFX8，NBUFFX16，NBUFFX32进行蒙特卡洛仿真，以确定每个缓冲器的时延。仿真结果如图4和表1所示，表1为各缓冲器时延均值。

缓冲器类型	缓冲器时延(ps)
		NBUFFX2	30.73
NBUFFX4	35.21
		NBUFFX8	33.79
NBUFFX16	39.21
		NBUFFX32	43.09

表1

从图中可以看到，NBUFFX4，NBUFFX8的分布几乎完全重合，无法直观分辨。而NBUFFX2 和NBUFFX8两种缓冲器时延受制造不确定性影响最小，且平均时延差合理(分别为30.73ps 和33.79ps)。因此，本系统采用上述NBUFFX2和NBUFFX8两个缓冲器组成时延差分测量模块。在此基础上，对时延差分测量模块进行功能验证，如图5所示。当模块路径逐渐接近监测的关键路径时，触发器FF2输出由“1”变为“0”，结束本次测试并读取存储器中 BUF_SEL[n-1:0]信号。

同时，对时延差分测试结构的测量精度进行验证。考虑到制造不确定性的影响，在随机选取1个月至3年老化时间条件下，对三种基准电路进行蒙特卡洛和MOSRA仿真，本结构测量误差分布如图6所示。由图可见，时延测量误差在0.3％-3％之间。对于被监测路径长度均值为4.877ns的b19误差在0.3％以内。而对于被监测路径长度均值为487.8ps和724.2ps的s9234和s38417误差也在3％以内(即小于15ps)。因此，对于老化后的关键路径，本结构测量精度高，受制造不确定性影响小。

新出厂电路识别边界训练

在t1至t6为1个月、2个月、6个月、1年、2年、3年，6个使用时间节点下，本系统测得的关键路径时延恶化ΔT如图7a、8a、9a所示。由图可见，除t2外，t1时刻的时延差分布与其他时刻的分布区分明显。此外，随着老化时间的增加，拟合曲线的方差越来越大。这是由于芯片间工艺不确定性的存在，导致关键路径的老化速率不同导致的。因在电路出厂前，通常要进行瑕疵和Burn-In测试，因此在识别边界的训练过程中，我们选用t1时刻，即老化时间为1个月的数据作为新出厂样本。通过支持向量机，选用径向基函数作为训练内核 (RBFKernel)，得到的识别边界如图7b、8b、9b所示。下图中，我们选用2维SVM，即在每一个芯片上选用两条关键路径，本方法同样适用于多维SVM。为验证本方法，我们随机生成200个老化时间tk<t≤tk+1(k＝1,3,..5)老化程度的，以及200个t≤t1老化程度的，且带有随机制造不确定性的回收集成电路，进行识别验证。

表2给出了在3个基准电路中，识别t2到t6老化程度的回收集成电路准确率。从表中可以看出，本系统对使用时间在2个月以上的回收翻新集成电路具有97％的识别率。

表2

下表3给出了，针对300个老化时间0-3年不等的s38417电路，在相同实验条件下，本方法与“Path-delay fingerprinting for identification of recovered ics(用于识别回收集成电路的路径时延“指纹”系统)”(采用路径时延)和“Recycled ic detectionbased on statistical methods(基于数理统计的回收集成电路识别方法)”(采用降级曲线)方法的识别精度对比，考虑扫描输出时间。可见，相较于“Path-delay fingerprintingfor identification of recovered ics(用于识别回收集成电路的路径时延“指纹”系统)”，本方法通过增强时延测试精度，分辨率获得了有效的提升。同时，避免了“Recycledic detection based on statistical methods(基于数理统计的回收集成电路识别方法)”需要的较长老化时间。最后，本系统在每个基准电路中所占有的额外面积百分比如表4所示。

s38417	本方法	路径时延	降级曲线
				识别率	99.0％	87.7％	99.0％
测试时间	130us	100us	>30min

表3

基准电路	s9234	s38417	b19
				额外面积	1.7％	0.34％	0.15％

表4

Claims (4)

1.一种适用于高速集成电路的片上差分时延测量系统，其特征在于：

该差分时延测量系统由时延差分测量模块、控制逻辑模块、非挥发性随机存储器构成；其中，在上述集成电路芯片上的N条关键路径放置N个时延差分测量模块，这N个时延差分测量模块共用一个控制逻辑模块和随机存储器；

所述控制逻辑模块，在测量开始前，一些基本的配置参数通过串行或并行的方式写入控制寄存器中；这些配置参数包括测量开始内部复位、使能端EN、BUF_SEL[m-1:0]信号；在测量开始后，这些配置参数将传递到时延差分测量模块中；

所述随机存储器，用来存储测量过程中，代表路径长度状态的控制信号，即n位BUF_SEL[n-1:0]信号；

所述的N个时延差分测量模块的结构是相同的；每个时延差分测量模块由上升沿生成结构、被检测路径时延标志生成结构、差分路径时延调整结构构成；

该上升沿生成结构，由一个与非门和一个触发器FF1构成，与非门的输入端为系统复位和控制逻辑模块输出的控制复位信号共同组成，输出端接入到触发器FF1的置“0”端，同时触发器FF1的输入D端始终接电源端；在测试开始前，先对触发器FF1进行置“0”；在测试模式下，当系统时钟上升沿到来时，触发器FF1自动生成上升沿，进入到差分路径时延调整结构中，最后作为模块内触发器FF2的D输入端；

该被检测路径时延标志生成结构，由一个缓冲器和一个异或门构成，连接在关键路径和触发器FF2之间；在测试模式下，当系统时钟上升沿到来时，在关键路径的输出端产生上升沿或下降沿信号，经过被检测路径时延标志生成结构后，生成一个脉冲信号，进入到差分路径时延调整结构中，作为模块内触发器FF2的时钟端；

该差分路径时延调整结构，由n个缓冲器对，n个选择器和1个触发器FF2构成；其中缓冲器对为两个不同时延的第一缓冲器和第二缓冲器组成，通过调整选择器的“0”和“1”，可选择不同的缓冲器，从而获得不同差分路径的时延，最后进入的上升沿信号输出到触发器FF2的输入端；最后，n个选择器的选择信号组成n位BUF_SEL[n-1:0]，作为路径长度状态的控制信号；根据差分时延测量模块设计，当其时延小于关键路径时延时，触发器FF2输出为“1”，而其时延大于关键路径时延时，触发器FF2将输出“0”；在测试过程中，通过输入BUF_SEL[n-1:0]，单调增加差分时延测量模块时延，在触发器FF2输出由“1”变为“0”时，即表明差分时延测量模块时延与关键路径时延相当；在测量结束后，将每次得到的BUF_SEL[n-1:0]信号进行储存；最后，比较测量前后存储器中，两个BUF_SEL[n-1:0]信号中“0”变成“1”的比特数，从而得被测关键路径的时延恶化程度。

2.根据权利要求1所述的一种适用于高速集成电路的片上差分时延测量系统，其特征在于：为确保本系统的抗老化性，时延差分测量模块中每个缓冲器都通过一个“开关”与电源、地端相连；在芯片正常工作模式下EN＝0，整个系统不工作；在测试模式下EN＝1，模块中一部分门电路遭受NBTI的影响，且仅翻转一次。

3.一种基于权利要求1所述的片上差分时延测量系统的回收集成电路识别方法，包括有下列步骤：

步骤一，选择监测路径；在关键路径中，选择那些老化速度快，即受NBTI和HCI影响较大的路径；路径老化速度越快，时延恶化幅度ΔT越大，从而易识别出经历短时间老化的电路；根据以下两个原则来选择监测路径：(i)包含更多老化速度快的门电路，(ii)更多“0”出现同时翻转更频繁；

步骤二，设计差分时延测量模块；为提升本系统的准确度和敏感度，缓冲器应当选择器件库中时延差尽可能小的缓冲器；同时，由于工艺不确定性的影响，还需通过蒙特卡洛仿真，通过正态分布拟合的方法，确定各自的时延差；

步骤三，插入差分时延测量系统；由于本系统所占用的额外面积很小，所以同时监测多条关键路径；差分时延测量模块的摆放位置与所监测的关键路径，在版图上应尽可能接近；

步骤四，记录全新电路关键路径时延；即在电路加工制造完成后，在第一次上电时，通过本系统测量一次监测的关键路径长度信息，并将此次获得的BUF_SEL[n-1:0]信号作为原始信号存储到非挥发性随机存储器中；

步骤五，训练新出厂电路判定边界；电路出厂前，在制造缺陷和Burn-In测试过程中，会经历一定的程度的老化；因此，在上述测试完成后，应重新收集关键路径长度，并存储BUF_SEL[n-1:0]信号；将出厂过程中形成的时延恶化ΔT作为样本，通过SVM，训练出新出厂电路边界函数；

步骤六，识别回收集成电路；识别过程中，通过本系统测量待测关键路径的时延长度，并获得一组BUF_SEL[n-1:0],并与之前存储的原始信号进行对比，找到前后两个信号中“0”变成“1”的比特数，从而确定待测电路的时延恶化程度，判断是否在上一步训练出来的边界函数或模型内，便可据此判定待测电路是否为回收集成电路。

4.根据权利要求3所述的回收集成电路识别方法，其特征在于：所述步骤一中的更多“0”出现同时翻转更频繁，具体是通过在关键路径中，添加不同的输入向量组合，计算出在一定时间内，关键路径中每个门所经历“0”及翻转活动的平均个数，从而统计出整条关键路径的情况。