CN110096397B - 基于多环形振荡器fpga配置电路鲁棒性检测方法 - Google Patents

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Abstract

本发明属于集成电路安全性检测技术领域，为提出集成电路安全性检测技术方案，本发明，基于多环形振荡器FPGA配置电路鲁棒性检测方法，多环形振荡器RO单元是由两个FPGA查找表LUT基本单元分别配置成的反相器和与门组成的可控震荡逻辑结构，在运行时，环形振荡器上信号不停翻转，产生较高频率的震荡信号，通过FPGA的共用电源网络对FPGA上已配置电路产生影响。对FPGA进行多区域划分，将待测电路先配置在FPGA的某一区域，再将不同数量的RO单元配置在其它区域；对待测电路的重要信号的延时数据以及电路的输出结果进行采集，实现FPGA配置电路鲁棒性的检测。本发明主要应用于集成电路安全性检测场合。

Description

基于多环形振荡器FPGA配置电路鲁棒性检测方法
技术领域
本发明属于集成电路安全性检测技术领域，具体涉及一种基于多RO单元的FPGA配置电路鲁棒性检测方法。
背景技术
随着集成电路制造工艺的快速发展，ASIC(专用集成电路)和FPGA(现场可编程门阵列)的工艺尺寸逐年降低，芯片的集成度逐年升高，相同面积芯片上的元器件数目也越来越多。ASIC往往针对特定功能或指标进行特定电路的优化设计，而FPGA通过比特流文件进行配置，不同的代码能够实现不同功能的电路，FPGA的制造工艺的成熟缩小了FPGA电路性能与ASIC电路性能的差距。同时，相对于ASIC而言，FPGA具有开发成本低、可重新配置、设计周期短以及上市时间更快的优势，被广泛应用于机器学习、人工智能、硬件加速等重要科技领域，在对科技的进步和社会经济的发展中发挥着越来越大的推动作用。
在最新的云端FPGA或SOC(片上系统)芯片系统中，用户能够获得FPGA的访问权限，从而实现远程重配置FPGA，实现定制化加速器等功能的电路结构。通常，云端FPGA会划分成不同区域提供给用户使用，实现FPGA的最大化利用，但是对于已经配置在FPGA上的电路而言，后续其他用户配置的电路会通过整块FPGA共用的电源网络对它产生影响。
FPGA上的电路运行时会产生许多信号，这些信号随不同的逻辑结构发生不同频率高低电平翻转，从而产生电流并导致一定程度的电压波动。由于FPGA的电源网络是一个整体，无法通过区域划分部分提供给用户，所以，在FPGA上已有配置电路时，后续配置的FPGA其他区电路运行所产生的电压波动超过一定限度时，FPGA先前已被配置电路的供电会受到极大的影响，使得电路违背建立时间规则和保持时间规则，进而影响这些区域电路中不同信号间逻辑的正确性，对FPGA上配置电路的鲁棒性产生严重威胁，因此，对FPGA上已配置电路的鲁棒性进行检测，以便对后续配置FPGA电路进行适当约束十分重要。
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发明内容
为克服现有技术的不足，本发明旨在提出集成电路安全性检测技术方案。为此，本发明采取的技术方案是，基于多环形振荡器FPGA配置电路鲁棒性检测方法，所述多环形振荡器RO单元是一种由两个FPGA查找表LUT基本单元分别配置成的反相器和与门组成的可控震荡逻辑结构，在运行时，环形振荡器上信号不停翻转，产生较高频率的震荡信号，通过FPGA的共用电源网络对FPGA上已配置电路产生影响。对FPGA进行多区域划分，将待测电路先配置在FPGA的某一区域，再将不同数量的RO单元配置在其它区域；在不同数目RO单元开启的情况下，对待测电路的重要信号的延时数据以及电路的输出结果进行采集，通过对数据和输出结果的分析，实现FPGA配置电路鲁棒性的检测。
具体步骤细化如下：
步骤1：对现场可编程门阵列FPGA进行区域划分：依照待测电路大小对FPGA的可配置区域进行多区域划分；
步骤2：配置待测电路：将待测电路配置于FPGA的特定区域中，并监测重要信号和该电路的输出结果；
步骤3：配置环形振荡器RO单元：FPGA的电源供电能力通常与其上可配置资源总量成正相关，所以根据可配置资源总量一定比例的RO单元，RO单元由多输入查找表LUT生成，所有的RO单元由同一个信号控制开启和关断；
步骤4：配置FPGA电源监测模块：使用监测模块对FPGA电源产生的电压和电流进行监测，从而判断RO单元开启前后的电源的输出电流和电压变化；
步骤5：开启FPGA上的RO单元：通过控制信号将RO单元激活，RO震荡，若待测电路中重要信号的值在所有时钟周期内正常翻转且该电路输出结果正常，则增加RO数量并重复步骤4，直至电路内部信号和输出结果异常；
步骤6：获得特定区域内的电流限值：采集待测电路重要信号翻转异常或输出结果错误时所开启RO单元的数目，并采集开启过程中电源的电压电流波动数据；
步骤7：分析FPGA各个区域内待测电路异常工作时的RO单元数目以及电源的电流电压波动值，完成对FPGA待测电路的鲁棒性检测。
RO单元逻辑结构由一个反相逻辑LUT和一个与逻辑LUT组成，反相逻辑LUT的输入信号为高电平时输出信号为低电平，输入信号为低电平时输出信号为高电平，与逻辑LUT在两个输入同时为高电平时输出才为高电平，其它输入状态下输出都为低电平。该RO单元内，反相逻辑LUT的输入端和与逻辑LUT的输出端相连，反相逻辑LUT的输出端和与逻辑LUT的单个输入端相连。在与逻辑LUT的另一输入端为低电平的情况下，与逻辑LUT的输出为低电平，则反相逻辑LUT的输出端为高电平，该信号传递到与逻辑LUT的输入端不改变与逻辑LUT的输出状态，所有信号都保持在相对稳定的状态。在与逻辑LUT的另一输入端为高电平的情况下，与逻辑LUT输出为高电平，则反相逻辑LUT输出为低电平，这使得与逻辑LUT输出为低电平，反相逻辑LUT输出变为高电平，循环往复，从而使得环路的所有信号不停在高低电平间转换，实现震荡，产生电流消耗。
本发明的特点及有益效果是：
本发明从对FPGA配置电路的鲁棒性监测角度出发，考虑到云端FPGA被用户获取配置权限的情况下，后续配置的逻辑电路产生大电流对FPGA上已被配置电路鲁棒性产生威胁的问题，基于不同数量的多RO单元结构，通过对其进行开关，检测出各区域电路在不影响已配置电路的情况下能产生的最大电流，并综合所有区域测试产生的数据，对FPGA上已配置电路的鲁棒性进行检测。该方法基于FPGA已有的可配置资源，操作简单，同时，该方法能快速的对各类FPGA不同区域配置的电路鲁棒性进行检测，既能对FPGA某一特定区域配置电路的鲁棒性进行综合评价，又能对约束其它区域内电路的最大电流，具有一定的实际意义和应用价值。
附图说明：
图1基于多RO单元的FPGA配置电路鲁棒性检测方法的流程图。
图2 LUT内RO单元逻辑功能结构示意图。
图3单信号控制多RO单元示意图。
具体实施方式
本发明针对FPGA部分区域配置电路运行时，产生的电源网络电压波动使得其它区域电路功能错误的问题，提出一种基于多RO单元的FPGA配置电路鲁棒性检测方法，对FPGA特定区域配置RO单元，通过控制RO单元的数量控制该区域产生的电流的大小，从而有效检测已配置电路功能保持正确时所能承受的最大电流，通过限定每个区域内所配置电路的最大电流，有效解决了FPGA部分区域配置引起较大电压波动导致其它区域已配置电路功能错误的问题，具有一定的实际意义和参考价值。
本发明提出一种基于多RO(环形振荡器)单元的FPGA配置电路鲁棒性检测方法。该RO单元是一种由两个FPGA基本单元LUT(查找表)分别配置成的反相器和与门组成的可控震荡逻辑结构，在运行时，环形振荡器上信号不停翻转，产生较高频率的震荡信号，通过FPGA的共用电源网络对FPGA上已配置电路产生影响。对FPGA进行多区域划分，将待测电路先配置在FPGA的某一区域，再将不同数量的RO单元配置在其它区域。在不同数目RO单元开启的情况下，对待测电路的重要信号的延时数据以及电路的输出结果进行采集，通过对数据和输出结果的分析，实现FPGA配置电路鲁棒性的检测。
该方法不需要精密的器械和昂贵的检测工具，仅利用FPGA自有的可配置资源就能对其上特定区域配置电路的鲁棒性进行检测，判断FPGA所配置电路的鲁棒性，从而确定其它区域配置电路可产生的电流值峰值，从而确保FPGA已配置电路不被后续配置的电路所影响，有效解决了FPGA由于部分区域所配置电路产生过大电流，导致电压波动使得FPGA其它区域电路功能错误的问题。
本发明的完整技术方案如下：
图1为基于多RO单元的FPGA配置电路鲁棒性检测方法的流程图，该方法主要包括以下步骤：
步骤1：对FPGA进行区域划分：依照待测电路大小对FPGA的可配置区域进行多区域划分。
步骤2：配置待测电路：将待测电路配置于FPGA的特定区域中，并监测重要信号和该电路的输出结果。
步骤3：配置RO单元：FPGA的电源供电能力通常与其上可配置资源总量成正相关，所以根据可配置资源总量一定比例的RO单元，RO单元由多输入LUT生成，所有的RO单元由同一个信号控制开启和关断。
步骤4：配置FPGA电源监测模块：使用监测模块对FPGA电源产生的电压和电流进行监测，从而判断RO单元开启前后的电源的输出电流和电压变化。
步骤5：开启FPGA上的RO单元：通过控制信号将RO单元激活，RO震荡，若待测电路中重要信号的值在所有时钟周期内正常翻转且该电路输出结果正常，则增加RO数量并重复步骤4，直至电路内部信号和输出结果异常。
步骤6：获得特定区域内的电流限值：采集待测电路重要信号翻转异常或输出结果错误时所开启RO单元的数目，并采集开启过程中电源的电压电流波动数据。
步骤7：分析FPGA各个区域内待测电路异常工作时的RO单元数目以及电源的电流电压波动值，完成对FPGA待测电路的鲁棒性检测。
图2为FPGA中双LUT实现的RO单元逻辑功能结构示意图，LUT是一种基于查找表的结构，查找表结构是根据输入信号的高低电平，输出一个特定信号，该特定信号的高低电平状态取决于LUT单元被配置的逻辑结构，所以通常用逻辑结构描述LUT的功能。该RO单元逻辑结构由一个反相逻辑LUT和一个与逻辑LUT组成。反相逻辑LUT的输入信号为高电平时输出信号为低电平，输入信号为低电平时输出信号为高电平。与逻辑LUT在两个输入同时为高电平时输出才为高电平，其它输入状态下输出都为低电平。该RO单元内，反相逻辑LUT的输入端和与逻辑LUT的输出端相连，反相逻辑LUT的输出端和与逻辑LUT的单个输入端相连。在与逻辑LUT的另一输入端为低电平的情况下，与逻辑LUT的输出为低电平，则反相逻辑LUT的输出端为高电平，该信号传递到与逻辑LUT的输入端不改变与逻辑LUT的输出状态，所有信号都保持在相对稳定的状态。在与逻辑LUT的另一输入端为高电平的情况下，与逻辑LUT输出为高电平，则反相逻辑LUT输出为低电平，这使得与逻辑LUT输出为低电平，反相逻辑LUT输出变为高电平，循环往复，从而使得环路的所有信号不停在高低电平间转换，实现震荡，产生较大电流消耗。
图3为单个信号对多RO单元的控制示意图，所有RO单元中与逻辑结构未用于形成环路的引脚相连于相同的信号线上，该信号线上信号的高低电平翻转控制所有RO单元是否运行，实现对RO单元的开关的统一控制。
电源网络是指FPGA板上的电压调节模块、内部的供电通道以及每个晶体管所组成的网络，该网络可由电阻、电容和电感元件建模表示，因此FPGA电源提供的电压受到被实现电路产生的平均静态电流的影响，即IR(I表示平均静态电流，R表示等效电阻)，也受到电路中开关活动以及电磁感应所带来的影响，即di/dt(i表示瞬时电流，t表示时间)。这种关系按电感定律表示为Vdrop＝IR+Ldi/dt(Vdrop表示压降变化，L表示等效电感)，那么在FPGA所实现的电路中，静态电流所导致的压降影响远小于由开关活动和自感应产生的压降影响。所以RO的震荡活动，能够有效影响电源网络，由于FPGA各区域共用整个电源网络，所以某一区域的电路运行会对其它区域的电路的鲁棒性产生影响。
FPGA配置电路中含有寄存器时，对电压波动更加敏感，对电路中的寄存器而言，建立时间和维持时间是重要的时序参数。建立时间是指时钟翻转之前数据输入必须有效的最小时间，维持时间是指时钟翻转之后数据输入必须仍然有效的最小时间。FPGA的电压波动较大时，会导致时钟翻转之前数据输入保持有效的时间小于建立时间，或时钟翻转之后数据输入有效的时间小于维持时间，即被采集数据保持有效状态的时长不足，则该寄存器存储的数据很可能发生错误，同时对下一级寄存器也影响，最终整个电路的运行结果出现异常。提前使用RO单元对FPGA其它区域电路允许的最大电流进行检测并进行约束，从而有效避免这种情况的出现。

Claims (2)

1.一种基于多环形振荡器FPGA配置电路鲁棒性检测方法，其特征是，多环形振荡器RO单元是一种由两个FPGA查找表LUT基本单元分别配置成的反相器和与门组成的可控震荡逻辑结构，在运行时，环形振荡器上信号不停翻转，产生较高频率的震荡信号，通过FPGA的共用电源网络对FPGA上已配置电路产生影响，对FPGA进行多区域划分，将待测电路先配置在FPGA的某一区域，再将不同数量的RO单元配置在其它区域；在不同数目RO单元开启的情况下，对待测电路的重要信号的延时数据以及电路的输出结果进行采集，通过对数据和输出结果的分析，实现FPGA配置电路鲁棒性的检测，具体步骤细化如下：
步骤1：对现场可编程门阵列FPGA进行区域划分：依照待测电路大小对FPGA的可配置区域进行多区域划分；
步骤2：配置待测电路：将待测电路配置于FPGA的特定区域中，并监测重要信号和该电路的输出结果；
步骤3：配置环形振荡器RO单元：FPGA的电源供电能力与其可配置资源总量成正相关，所以根据可配置资源总量生成一定比例的RO单元，RO单元由多输入查找表LUT生成，所有的RO单元由同一个信号控制开启和关断；
步骤4：配置FPGA电源监测模块：使用监测模块对FPGA电源产生的电压和电流进行监测，从而判断RO单元开启前后的电源的输出电流和电压变化；
步骤5：开启FPGA上的RO单元：通过控制信号将RO单元激活，RO震荡，若待测电路中重要信号的值在所有时钟周期内正常翻转且该电路输出结果正常，则增加RO数量并重复步骤4，直至电路内部信号和输出结果异常；
步骤6：获得特定区域内的电流限值：采集待测电路重要信号翻转异常或输出结果错误时所开启RO单元的数目，并采集开启过程中电源的电压电流波动数据；
步骤7：分析FPGA各个区域内待测电路异常工作时的RO单元数目以及电源的电流电压波动值，完成对FPGA待测电路的鲁棒性检测。
2.如权利要求1所述的基于多环形振荡器FPGA配置电路鲁棒性检测方法，其特征是，RO单元逻辑结构由一个反相逻辑LUT和一个与逻辑LUT组成，反相逻辑LUT的输入信号为高电平时输出信号为低电平，输入信号为低电平时输出信号为高电平，与逻辑LUT在两个输入同时为高电平时输出才为高电平，其它输入状态下输出都为低电平；该RO单元内，反相逻辑LUT的输入端和与逻辑LUT的输出端相连，反相逻辑LUT的输出端和与逻辑LUT的单个输入端相连；在与逻辑LUT的另一输入端为低电平的情况下，与逻辑LUT的输出为低电平，则反相逻辑LUT的输出端为高电平，该信号传递到与逻辑LUT的输入端不改变与逻辑LUT的输出状态，所有信号都保持在相对稳定的状态；在与逻辑LUT的另一输入端为高电平的情况下，与逻辑LUT输出为高电平，则反相逻辑LUT输出为低电平，这使得与逻辑LUT输出为低电平，反相逻辑LUT输出变为高电平，循环往复，从而使得环路的所有信号不停在高低电平间转换，实现震荡，产生电流消耗。
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