KR101539712B1 - 저전력 스캔 테스트가 가능한 반도체 장치 및 그를 테스트하는 방법 - Google Patents

저전력 스캔 테스트가 가능한 반도체 장치 및 그를 테스트하는 방법 Download PDF

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Abstract

본 발명은 반도체 장치 및 그를 테스트하는 방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 장치는, 각각의 스캔 체인은 종속 접속된 다수의 스캔 셀들을 포함하는, 다수의 스캔 체인들; 상기 스캔 셀들에 대한 클럭 인가 여부를 제어하는 다수의 클럭 게이팅 셀들; 및 상기 스캔 체인들에 입력되는 테스트 패턴에 따라 적어도 하나의 더미 스캔 체인에 포함된 스캔 셀들에 대한 클럭을 차단하도록 상기 클럭 게이팅 셀들을 제어하는 클럭 컨트롤러;를 포함할 수 있다.

Description

저전력 스캔 테스트가 가능한 반도체 장치 및 그를 테스트하는 방법{SEMICONDUCTOR DEVICE ENABLING LOW POWER SCAN TEST AND METHOD FOR TESTING THE SAME}
본 발명은 반도체 장치 및 그를 테스트하는 방법에 관한 것이다.
CMOS 회로의 전력 소비는 크게 회로 내부 게이트의 충전 및 방전에 의한 동적 스위칭 전력, 누전 전류 전력 및 단락 전류 전력의 세 가지 경우로 분류할 수 있다. 이 중에서 가장 큰 비중을 차지하는 전력 소모 원인은 동적 스위칭에 의한 전력 소모이다. 동적 스위칭 전력은 회로 내부에서 스위칭 동작에 비례하여 발생한다. 특히, 이러한 스위칭 동작은 일반적인 회로 동작 시보다 스캔 테스트를 위한 테스트 동작 시 더욱 많이 일어난다.
스캔 테스트 시 테스트 대상 회로의 고장 검출을 위해 마련된 테스트 패턴이 내부 스캔 체인을 통해 인가된다. 이 때, 인가되는 테스트 패턴에 따라 스캔-인 동작 시 각 스캔 체인 내부의 플립플롭에서 스위칭 동작이 발생하게 된다. 극단적으로, 테스트 패턴이 0과 1이 반복되는 패턴을 갖는다면, 스캔-인 동작의 매 사이클마다 스캔 체인 내부의 모든 플립플롭에서 동시에 스위칭 동작이 발생하게 되며, 이 때 소모되는 평균 전력 및 피크 전력은 회로의 일반 동작 시 소비전력을 훨씬 웃돌게 된다. 스위칭 동작은 테스트 응답을 출력하는 스캔-아웃 단계에서도 동일하게 발생할 수 있다. 인가된 테스트 패턴에 의한 테스트 응답이 스캔 체인을 통해 출력될 때 응답값의 구성에 따라 스캔 체인 내부의 플립플롭에 스위칭 동작이 발생하게 된다.
이처럼 스캔 테스트 시 일어나는 플립플롭의 스위칭으로 인해 회로를 회로의 실제 동작 속도로 테스트하지 못하고 보다 저속의 클럭을 사용하여 느리게 테스트를 진행해야 하는 문제가 발생한다. 테스트 속도의 저하는 결과적으로 테스트 비용의 증가를 초래할 뿐만 아니라, 테스트 동작 시 과다한 전력소모로 회로 손상, 시스템 불안정, 생산비용 증가 등 또 다른 문제가 유발될 수 있다.
본 발명의 실시예는 스캔 테스트 시 발생되는 전력소모를 줄여 테스트 속도를 증가시키고 테스트 비용을 절감시킬 수 있는 반도체 장치 및 그를 테스트하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 반도체 장치는, 각각의 스캔 체인은 종속 접속된 다수의 스캔 셀들을 포함하는, 다수의 스캔 체인들; 상기 스캔 셀들에 대한 클럭 인가 여부를 제어하는 다수의 클럭 게이팅 셀들; 및 상기 스캔 체인들에 입력되는 테스트 패턴에 따라 적어도 하나의 더미 스캔 체인에 포함된 스캔 셀들에 대한 클럭을 차단하도록 상기 클럭 게이팅 셀들을 제어하는 클럭 컨트롤러;를 포함할 수 있다.
상기 클럭 컨트롤러는: 상기 스캔 체인들 중에서, 모든 스캔 셀들에 테스트 입력으로 더미 값이 입력되고 상기 모든 스캔 셀들이 테스트 응답으로 상기 더미 값을 출력하는 상기 더미 스캔 체인을 결정하고, 상기 더미 스캔 체인에 포함된 스캔 셀들에 대응하는 타겟 클럭 게이팅 셀이 상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하도록 클럭 제어 신호를 생성하여 상기 타겟 클럭 게이팅 셀에 전송할 수 있다.
상기 클럭 컨트롤러는: 스캔 체인에 입력되는 테스트 패턴의 첫 입력 값이 하이-임피던스인 경우, 해당 스캔 체인을 상기 더미 스캔 체인으로 결정할 수 있다.
상기 클럭 컨트롤러는: 상기 반도체 장치의 스캔 테스트에 걸쳐 입력되는 다수의 테스트 패턴들 각각마다 상기 더미 스캔 체인을 결정하고, 상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하도록 상기 클럭 게이팅 셀들을 제어할 수 있다.
상기 반도체 장치는, 상기 스캔 체인들의 입력단에 구비되어, 상기 클럭 컨트롤러의 제어에 의해 상기 더미 스캔 체인에 대한 상기 테스트 패턴의 입력을 차단하는 입력 마스크부; 및 상기 스캔 체인들의 출력단에 구비되어, 상기 클럭 컨트롤러의 제어에 의해 상기 더미 스캔 체인으로부터 테스트 응답의 출력을 차단하는 출력 마스크부;를 더 포함할 수 있다.
상기 입력 마스크부는 상기 클럭 컨트롤러로부터 수신된 마스크 제어 신호에 따라 상기 스캔 체인들에 대한 입력들 중 상기 더미 스캔 체인에 대한 입력을 차단하고 나머지 스캔 체인에 대한 입력을 연결하며, 상기 출력 마스크부는 상기 마스크 제어 신호에 따라 상기 스캔 체인들에 대한 출력들 중 상기 더미 스캔 체인에 대한 출력을 차단하고 나머지 스캔 체인에 대한 출력을 연결할 수 있다.
상기 각각의 스캔 체인에 포함된 스캔 셀들은: 스캔 테스트에 걸쳐 입력되는 다수의 테스트 패턴들에 대하여 각 스캔 셀마다 계산된, 테스트 입력 및 테스트 응답이 모두 더미 값인 경우의 수; 상기 테스트 입력 및 상기 테스트 응답이 각각 상기 더미 값 및 0인 경우의 수; 상기 테스트 입력 및 상기 테스트 응답이 각각 상기 더미 값 및 1인 경우의 수; 상기 테스트 입력 및 상기 테스트 응답이 각각 0 및 상기 더미 값인 경우의 수; 상기 테스트 입력 및 상기 테스트 응답이 모두 0인 경우의 수; 상기 테스트 입력 및 상기 테스트 응답이 각각 0 및 1인 경우의 수; 상기 테스트 입력 및 상기 테스트 응답이 각각 1 및 상기 더미 값인 경우의 수; 상기 테스트 입력 및 상기 테스트 응답이 각각 1 및 0인 경우의 수; 및 상기 테스트 입력 및 상기 테스트 응답이 모두 1인 경우의 수;를 기반으로 결정된 순서에 따라 종속 접속될 수 있다.
상기 각각의 스캔 체인은: 상기 다수의 테스트 패턴들 중, 상기 각각의 스캔 체인의 첫 스테이지에 포함되는 기준 스캔 셀의 집합에서 상기 테스트 입력 및 상기 테스트 응답이 모두 상기 더미 값인 기준 스캔 셀이 가장 많이 발생하는 기준 테스트 패턴을 기초로, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 상기 기준 스캔 셀의 다음 스테이지에 종속 접속되되, 해당 테스트 입력 및 해당 테스트 응답에 대한 상기 경우의 수의 내림차순으로 상기 스캔 셀들이 종속 접속될 수 있다.
상기 각각의 스캔 체인은: 상기 스캔 셀들 중, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 없는 경우, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 응답과 동일한 테스트 응답을 갖는 스캔 셀이 종속 접속될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 테스트 방법은, 상기 반도체 장치에 포함된 다수의 스캔 체인들 각각에 입력되는 테스트 패턴의 첫 입력 값에 따라 상기 스캔 체인들 중 더미 스캔 체인을 결정하는 단계; 상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하고, 나머지 스캔 체인의 스캔 셀들에 클럭을 인가하는 단계; 및 상기 스캔 체인들에 상기 테스트 패턴을 입력하여 스캔 테스트를 수행하는 단계;를 포함할 수 있다.
상기 더미 스캔 체인은: 스캔 체인 내 모든 스캔 셀들에 테스트 입력으로 더미 값이 입력되고 상기 모든 스캔 셀들이 테스트 응답으로 더미 값을 출력하는 스캔 체인일 수 있다.
상기 더미 스캔 체인을 결정하는 단계는: 스캔 체인에 입력되는 테스트 패턴의 첫 입력 값이 하이-임피던스인 경우, 해당 스캔 체인을 상기 더미 스캔 체인으로 결정하는 단계를 포함할 수 있다.
상기 반도체 장치 테스트 방법은 상기 더미 스캔 체인을 결정하는 단계 후, 상기 스캔 체인들의 입력단에 구비된 입력 마스크부를 이용하여, 상기 스캔 체인들에 대한 입력들 중 상기 더미 스캔 체인에 대한 테스트 패턴의 입력을 차단하고, 상기 나머지 스캔 체인에 대한 입력을 연결하는 단계; 및 상기 스캔 체인들의 출력단에 구비된 출력 마스크부를 이용하여, 상기 스캔 체인들에 대한 출력들 중 상기 더미 스캔 체인에 대한 테스트 응답의 출력을 차단하고, 상기 나머지 스캔 체인에 대한 출력을 연결하는 단계;를 더 포함할 수 있다.
각각의 스캔 체인에 포함된 스캔 셀들은: 상기 스캔 테스트에 걸쳐 입력되는 다수의 테스트 패턴들에 대하여 각 스캔 셀마다 계산된, 테스트 입력 및 테스트 응답이 모두 더미 값인 경우의 수; 상기 테스트 입력 및 상기 테스트 응답이 각각 상기 더미 값 및 0인 경우의 수; 상기 테스트 입력 및 상기 테스트 응답이 각각 상기 더미 값 및 1인 경우의 수; 상기 테스트 입력 및 상기 테스트 응답이 각각 0 및 상기 더미 값인 경우의 수; 상기 테스트 입력 및 상기 테스트 응답이 모두 0인 경우의 수; 상기 테스트 입력 및 상기 테스트 응답이 각각 1 및 상기 더미 값인 경우의 수; 상기 테스트 입력 및 상기 테스트 응답이 각각 1 및 0인 경우의 수; 및 상기 테스트 입력 및 상기 테스트 응답이 모두 1인 경우의 수;를 기반으로 결정된 순서에 따라 종속 접속될 수 있다.
상기 각각의 스캔 체인은: 상기 다수의 테스트 패턴들 중, 상기 각각의 스캔 체인의 첫 스테이지에 포함되는 기준 스캔 셀의 집합에서 상기 테스트 입력 및 상기 테스트 응답이 모두 상기 더미 값인 기준 스캔 셀이 가장 많이 발생하는 기준 테스트 패턴을 기초로, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 상기 기준 스캔 셀의 다음 스테이지에 종속 접속되되, 해당 테스트 입력 및 해당 테스트 응답에 대한 상기 경우의 수의 내림차순으로 상기 스캔 셀들이 종속 접속될 수 있다.
상기 각각의 스캔 체인은: 상기 스캔 셀들 중, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 없는 경우, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 응답과 동일한 테스트 응답을 갖는 스캔 셀이 종속 접속될 수 있다.
본 발명의 실시예에 따른 반도체 장치 테스트 방법은 컴퓨터로 실행될 수 있는 프로그램으로 구현되어, 컴퓨터로 읽을 수 있는 기록매체에 기록될 수 있다.
본 발명의 실시예에 따른 반도체 장치 테스트 방법은 컴퓨터와 결합되어 실행하기 위하여 매체에 저장된 컴퓨터 프로그램으로 구현될 수 있다.
본 발명의 실시예에 따르면, 스캔 테스트 시 소모되는 전력량이 감소하여 테스트 속도가 증가하고 테스트 비용이 절감될 수 있다.
도 1은 본 발명의 일 실시예에 따라 스캔 테스트를 수행하기 위한 반도체 장치의 예시적인 블록도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따라 스캔 체인들 중 더미 스캔 체인에 대한 클럭을 차단하고 나머지 스캔 체인에 클럭을 인가하는 과정을 설명하기 위한 예시적인 도면이다.
도 4는 본 발명의 일 실시예에 따라 더미 스캔 체인을 결정하는 과정을 설명하기 위한 예시적인 도면이다.
도 5는 본 발명의 일 실시예에 따라 입력 마스크부 및 출력 마스크부가 각각 스캔 체인들의 입력 및 출력을 연결하거나 차단하는 모습을 나타내는 예시적인 도면이다.
도 6은 본 발명의 다른 실시예에 따라 입력 마스크부 및 출력 마스크부가 각각 스캔 체인들의 입력 및 출력을 연결하거나 차단하는 모습을 나타내는 예시적인 도면이다.
도 7은 본 발명의 일 실시예에 따라 스캔 셀의 테스트 입력과 테스트 응답을 조합하여 스캔 셀의 상태를 9 가지의 경우로 나눈 모습을 나타내는 예시적인 도면이다.
도 8 및 도 9는 본 발명의 일 실시예에 따라 스캔 셀들을 배열하여 스캔 체인을 구성하는 과정을 설명하기 위한 예시적인 도면이다.
도 10은 본 발명의 다른 실시예에 따라 스캔 셀들을 배열하여 스캔 체인을 구성하는 과정을 설명하기 위한 예시적인 도면이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치 테스트 방법의 예시적인 흐름도이다.
본 발명의 실시예는 스캔 테스트 시 소모되는 전력을 줄이기 위해, 테스트에 영향을 주지 않는 불필요한 스캔 체인에 클럭을 인가하지 않고 차단하여 해당 스캔 체인에서의 전력소모를 근본적으로 배제시킨다. 이를 위해, 본 발명의 실시예는 테스트 결과에 무관한 더미 값을 테스트 입력으로 입력받고 상기 더미 값을 테스트 응답으로 출력하는 스캔 셀들로 스캔 체인을 구성하여 테스트 동작 시 가급적 많은 스캔 체인들이 클럭 차단되어 턴오프되도록 스캔 셀들을 배열한다.
이하, 본 명세서에 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따라 스캔 테스트를 수행하기 위한 반도체 장치(100)의 예시적인 블록도이다.
도 1에 도시된 바와 같이, 상기 반도체 장치(100)는 다수의 스캔 체인들(110), 다수의 클럭 게이팅 셀들(120) 및 클럭 컨트롤러(130)를 포함할 수 있다.
상기 스캔 체인들(110) 각각은 다수의 스캔 셀들이 종속 접속되어 구성될 수 있다. 상기 클럭 게이팅 셀들(120)은 상기 스캔 셀들에 대한 클럭 인가 여부를 제어할 수 있다. 상기 클럭 컨트롤러(130)는 상기 스캔 체인들(110)에 입력되는 테스트 패턴에 따라 적어도 하나의 더미 스캔 체인에 포함된 스캔 셀들에 대한 클럭을 차단하도록 상기 클럭 게이팅 셀들(120)을 제어할 수 있다.
상기 테스트 패턴은 상기 반도체 장치(100)를 스캔 테스트하기 위해 상기 스캔 체인들(110)에 입력되는 데이터로서, 스캔 입력 시 상기 반도체 장치(100)에 핀을 통해 연결되는 테스트 장비(10)로부터 상기 반도체 장치(100)로 전달된다.
상기 스캔 체인들(110)은 스캔 입력된 테스트 패턴에 응답하여 테스트 응답을 생성하고, 상기 테스트 응답은 스캔 출력을 통해 상기 테스트 장비(10)로 전달된다.
본 발명의 실시예에 따르면, 상기 더미 스캔 체인은 소정의 테스트 패턴으로 스캔 테스트가 수행될 때 해당 스캔 체인에 포함된 스캔 셀들에 클럭이 인가되지 않아 턴오프되는 스캔 체인이다. 즉, 이 더미 스캔 체인은 해당 테스트 패턴이 입력되어 테스트 응답이 출력될 때까지 동작을 하지 않는 스캔 체인이다.
본 발명의 일 실시예에 따르면, 상기 클럭 컨트롤러(130)는 상기 스캔 체인들(110) 중에서, 모든 스캔 셀들에 테스트 입력으로 더미 값이 입력되고 상기 모든 스캔 체인들이 테스트 응답으로 상기 더미 값을 출력하는 스캔 체인을 상기 더미 스캔 체인으로 결정할 수 있다.
그리고, 상기 클럭 컨트롤러(130)는 상기 더미 스캔 체인에 포함된 스캔 셀들에 대한 클럭 인가 여부를 제어하는 클럭 게이팅 셀, 즉 타겟 클럭 게이팅 셀이 상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하도록 클럭 제어 신호를 생성하여 상기 타겟 클럭 게이팅 셀에 전송할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따라 스캔 체인들 중 더미 스캔 체인에 대한 클럭을 차단하고 나머지 스캔 체인에 클럭을 인가하는 과정을 설명하기 위한 예시적인 도면이다.
본 발명의 일 실시예에 따르면, 상기 클럭 컨트롤러(130)는 상기 반도체 장치(10)의 스캔 테스트에 걸쳐 입력되는 다수의 테스트 패턴들 각각마다 더미 스캔 체인을 결정하고, 상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하도록 클럭 게이팅 셀들을 제어할 수 있다.
예를 들어, 도 2를 참조하면, 스캔 테스트에 사용되는 다수의 테스트 패턴들 중 테스트 패턴 1에 의한 스캔 테스트가 진행되는 경우, 상기 스캔 체인들(110) 중 스캔 체인 1(1101)과 스캔 체인 m(110m)이 더미 스캔 체인으로 결정될 수 있다. 그 결과, 상기 클럭 컨트롤러(130)는 클럭 게이팅 셀들을 제어하여 더미 스캔 체인으로 결정된 스캔 체인 1(1101) 및 스캔 체인 m(110m)에 대한 클럭을 차단하고, 나머지 스캔 체인인 스캔 체인 2(1102)에는 클럭을 인가하여 테스트를 수행할 수 있다.
상기 더미 스캔 체인은 테스트 패턴이 바뀔 때마다 달라질 수 있다.
예를 들어, 도 3을 참조하면, 다수의 테스트 패턴들 중 테스트 패턴 2에 의한 스캔 테스트가 진행되는 경우에는 상기 스캔 체인들(110) 중 스캔 체인 2(1102)와 스캔 체인 m(110m)이 더미 스캔 체인으로 결정될 수 있다. 이 때, 상기 클럭 컨트롤러(130)는 클럭 게이팅 셀들을 제어하여 스캔 체인 2(1102) 및 스캔 체인 m(110m)에 대한 클럭을 차단하고, 스캔 체인 1(1101)에 클럭을 인가하여 테스트를 수행할 수 있다.
상기 더미 스캔 체인은 스캔 체인에 입력되는 테스트 패턴을 기초로 결정될 수 있다.
도 4는 본 발명의 일 실시예에 따라 더미 스캔 체인을 결정하는 과정을 설명하기 위한 예시적인 도면이다.
본 발명의 일 실시예에 따르면, 상기 클럭 컨트롤러(130)는 스캔 체인에 입력되는 테스트 패턴의 첫 입력 값이 하이-임피던스(Z)인 경우, 해당 스캔 체인을 더미 스캔 체인으로 결정할 수 있다.
상기 하이-임피던스(Z)는 트라이-스테이트(tri-state)를 구성하는 논리 상태 중 하나로서, 본 발명의 실시예에서는 논리적으로 로우 레벨인 '0' 및 논리적으로 하이 레벨인 '1'과 함께 상기 하이-임피던스(Z)를 테스트 패턴에 사용하여 상기 하이-임피던스(Z)가 더미 값을 나타내도록 사용할 수 있다. 여기서, 상기 더미 값은 스캔 테스트 결과에 영향을 주지 않는 값으로, 특정 스캔 셀에 더미 값이 입력되는 것은 해당 스캔 셀에 '0' 또는 '1' 어느 것이 입력되어도 반도체 장치(10)의 테스트가 가능하다는 의미이다.
도 4를 참조하면, 스캔 체인 1(1101) 및 스캔 체인 m(110m)에 각각 입력되는 테스트 패턴인 Data 1 및 Data m은 첫 입력 값이 '1'이므로 이 스캔 체인들은 스캔 셀들에 클럭이 정상적으로 인가되어 스캔 테스트가 수행된다.
반면, 스캔 체인 2(1102)에 입력되는 테스트 패턴인 Data 2는 첫 입력 값이 'Z'이므로 상기 스캔 체인 2(1102)는 더미 스캔 체인으로 결정되어 스캔 셀들에 클럭이 인가되지 않는다.
이와 같은 방식으로 상기 클럭 컨트롤러(130)는 스캔 체인에 입력되는 테스트 패턴의 첫 입력 값이 더미 값에 해당하는 경우, 해당 스캔 체인을 더미 스캔 체인으로 결정할 수 있다.
다시 도 1을 참조하면, 상기 반도체 장치(100)는 입력 마스크부(141) 및 출력 마스크부(142)를 더 포함할 수 있다.
상기 입력 마스크부(141)는 스캔 체인들(110)의 입력단에 구비되어, 클럭 컨트롤러(130)의 제어에 의해 더미 스캔 체인에 대한 테스트 패턴의 입력을 차단할 수 있다. 상기 출력 마스크부(142)는 스캔 체인들(110)의 출력단에 구비되어, 클럭 컨트롤러(130)의 제어에 의해 더미 스캔 체인으로부터 테스트 응답의 출력을 차단할 수 있다.
도 5는 본 발명의 일 실시예에 따라 입력 마스크부(141) 및 출력 마스크부(142)가 각각 스캔 체인들(110)의 입력 및 출력을 연결하거나 차단하는 모습을 나타내는 예시적인 도면이다.
본 발명의 일 실시예에 따르면, 상기 입력 마스크부(141)는 클럭 컨트롤러(130)로부터 수신된 마스크 제어 신호에 따라 스캔 체인들(110)에 대한 입력들 중 더미 스캔 체인에 대한 입력을 차단하고 나머지 스캔 체인에 대한 입력은 연결할 수 있다.
예를 들어, 도 5를 참조하면, 스캔 체인 1(1101) 및 스캔 체인 m(110m)이 더미 스캔 체인으로 결정된 경우, 상기 입력 마스크부(141)는 클럭 컨트롤러(130)로부터 입력받은 마스크 제어 신호에 따라 스캔 체인 1(1101) 및 스캔 체인 m(110m)에 대한 테스트 패턴의 입력을 차단하고, 스캔 체인 2(1102)에 대한 테스트 패턴의 입력은 연결할 수 있다.
마찬가지로, 상기 출력 마스크부(142)는 클럭 컨트롤러(130)로부터 입력받은 마스크 제어 신호에 따라 스캔 체인 1(1101) 및 스캔 체인 m(110m)으로부터의 테스트 응답의 출력을 차단하고, 스캔 체인 2(1102)로부터의 테스트 응답의 출력은 유지시킬 수 있다.
도 5에 도시된 바와 같이, 상기 입력 마스크부(141) 및 상기 출력 마스크부(142)는 마스크 제어 신호에 의해 개폐가 결정되는 스위치를 포함할 수 있으나, 마스크부(141, 142)의 구성은 이에 제한되지 않는다.
도 6은 본 발명의 다른 실시예에 따라 입력 마스크부(141) 및 출력 마스크부(142)가 각각 스캔 체인들(110)의 입력 및 출력을 연결하거나 차단하는 모습을 나타내는 예시적인 도면이다.
도 6에 도시된 입력 마스크부(141) 및 출력 마스크부(142)는 도 5에 도시된 바와 동일하게 스캔 체인 1(1101) 및 스캔 체인 m(110m)에 대한 테스트 패턴의 입력은 차단하고 스캔 체인 2(1102)로부터의 테스트 응답의 출력은 연결시키나, 스위치를 이용하지 않고 AND 게이트를 이용하여 입출력을 연결 또는 차단시킬 수 있다.
구체적으로, 본 발명의 다른 실시예에 따르면, 입출력을 차단하고자 하는 더미 스캔 체인의 입출력단에 구비된 AND 게이트에는 '0' 신호를 인가하고, 나머지 스캔 체인의 입출력단에 구비된 AND 게이트에는 '1' 신호를 인가함으로써 입출력의 연결 또는 차단을 달성할 수 있다.
전술한 바와 같이, 스캔 테스트 시 가급적 많은 스캔 체인들이 턴오프되어 전력소모량을 줄이기 위해, 본 발명의 실시예는 테스트 결과에 무관한 더미 값을 테스트 입력으로 받고 더미 값을 테스트 응답으로 출력하는 스캔 셀들로 스캔 체인을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 각각의 스캔 체인에 포함된 스캔 셀들은 스캔 테스트에 걸쳐 입력되는 다수의 테스트 패턴들에 대하여 각 스캔 셀마다 계산된 9 가지의 경우의 수를 기반으로 연결될 수 있다.
도 7은 본 발명의 일 실시예에 따라 스캔 셀의 테스트 입력과 테스트 응답을 조합하여 스캔 셀의 상태를 9 가지의 경우로 나눈 모습을 나타내는 예시적인 도면이다.
본 발명의 일 실시예에 따르면, 상기 반도체 장치(100)에 포함되는 스캔 셀들 각각에 대하여, 스캔 테스트 시 사용되는 다수의 테스트 패턴들이 입력될 때, (i) 테스트 입력 및 테스트 응답이 모두 더미 값(X)인 경우(즉, X/X)의 수, (ii) 테스트 입력 및 테스트 응답이 각각 더미 값(X) 및 '0'인 경우(즉, X/0)의 수, (iii) 테스트 입력 및 테스트 응답이 각각 더미 값(X) 및 '1'인 경우(즉, X/1)의 수, (iv) 테스트 입력 및 테스트 응답이 각각 '0' 및 더미 값(X)인 경우(즉, 0/X)의 수, (v) 테스트 입력 및 테스트 응답이 모두 '0'인 경우(즉, 0/0)의 수, (vi) 테스트 입력 및 테스트 응답이 각각 '0' 및 '1'인 경우(즉, 0/1)의 수, (vii) 테스트 입력 및 테스트 응답이 각각 '1' 및 더미 값(X)인 경우(즉, 1/X)의 수, (viii) 테스트 입력 및 테스트 응답이 각각 '1' 및 '0'인 경우(즉, 1/0)의 수, 그리고 (ix) 테스트 입력 및 테스트 응답이 모두 '1'인 경우(즉, 1/1/)의 수가 계산되고, 상기 스캔 셀들은 이 9 가지 각 경우의 수를 기반으로 결정된 순서에 따라 종속 접속되어 스캔 체인을 구성할 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따르면, 스캔 테스트 시 가급적 많은 스캔 체인들이 턴오프되도록 스캔 체인들을 구성하기 위해서는 테스트 결과에 영향을 미치지 않는 스캔 셀들 위주로 스캔 체인을 구성할 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따라 스캔 셀들을 배열하여 스캔 체인을 구성하는 과정을 설명하기 위한 예시적인 도면이다.
본 발명의 일 실시예에 따르면, 각각의 스캔 체인은, 스캔 테스트 시 사용되는 다수의 테스트 패턴들 중, 각각의 스캔 체인의 첫 스테이지에 포함되는 기준 스캔 셀(standard scan cell)의 집합에서 상기 테스트 입력 및 상기 테스트 응답이 모두 더미 값(X)인 기준 스캔 셀이 가장 많이 발생하는 기준 테스트 패턴을 기초로 스캔 셀들을 연결하여 구성될 수 있다.
예를 들어, 상기 반도체 장치(100)의 스캔 테스트 시 총 1000 개의 테스트 패턴들이 사용되는 경우, 이 테스트 패턴들 중에서 테스트 입력 및 테스트 응답이 모두 더미 값(X)인 기준 스캔 셀, 즉 입출력 상태가 X/X에 해당하는 기준 스캔 셀이 가장 많이 발생하는 테스트 패턴이 상기 반도체 장치(100)의 스캔 체인들(110)을 구성하기 위한 기준 테스트 패턴으로 사용될 수 있다.
기준 테스트 패턴이 결정되면, 각각의 스캔 체인은 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 상기 기준 스캔 셀의 다음 스테이지에 종속 접속되도록 연결됨으로써 구성될 수 있다.
예를 들어, 도 8을 참조하면, 기준 테스트 패턴이 인가되었을 때 테스트 입력 및 테스트 응답이 모두 X(즉, X/X)인 기준 스캔 셀의 다음 스테이지에, 상기 반도체 장치(100)에 구비될 스캔 셀들 중에서 상기 기준 스캔 셀과 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀들이 종속 접속될 수 있다.
이 경우, 상기 기준 스캔 셀에 종속 접속되는 스캔 셀들은 해당 테스트 입력 및 해당 테스트 응답에 대한 경우의 수의 내림차순으로 종속 접속될 수 있다.
예를 들어, 도 8에 도시된 바와 같이, 테스트 입력 및 테스트 응답이 모두 X인 기준 스캔 셀의 다음 스테이지에 테스트 입력 및 테스트 응답이 모두 X인 스캔 셀들이 종속 접속되되, 그 순서는 앞서 계산된 9 가지 경우의 수 중 X/X에 해당하는 경우의 수가 높은 순서대로 스캔 셀들이 종속 접속될 수 있다.
이와 같은 방식으로 더미 값을 입력받아 더미 값을 출력하는 스캔 셀들 위주로 스캔 체인을 구성하여 상기 반도체 장치(100)의 스캔 테스트 시 가급적 많은 스캔 체인들이 더미 스캔 체인으로 결정되어 턴오프되도록 할 수 있다.
마찬가지로, 더미 값(X)이 아닌 다른 논리 값을 테스트 입력 또는 테스트 응답으로 갖는 스캔 셀의 경우도 전술한 바와 동일한 방식으로 기준 스캔 셀의 다음 스테이지에 종속 접속될 수 있다.
예를 들어, 도 9에 도시된 바와 같이, 기준 테스트 패턴이 인가되었을 때 테스트 입력 및 테스트 응답이 각각 '1' 및 '0'(즉, 1/0)인 기준 스캔 셀은, 상기 반도체 장치(100)에 구비될 스캔 셀들 중에서 상기 기준 스캔 셀과 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀들이 종속 접속되어 스캔 체인을 구성할 수 있다.
도 8에 도시된 실시예와 유사하게, 도 9에서도 상기 기준 스캔 셀에 종속 접속되는 스캔 셀들은 해당 테스트 입력 및 해당 테스트 응답에 대한 경우의 수의 내림차순으로 종속 접속될 수 있다.
도 10은 본 발명의 다른 실시예에 따라 스캔 셀들을 배열하여 스캔 체인을 구성하는 과정을 설명하기 위한 예시적인 도면이다.
앞서 설명한 대로 기준 스캔 셀의 다음 스테이지에 상기 기준 스캔 셀과 동일한 상태, 즉 테스트 입력 및 테스트 응답을 갖는 스캔 셀들을 해당 상태에 대한 경우의 수의 내림차순으로 종속 접속하여 스캔 체인을 구성하지만, 기준 스캔 셀과 동일한 상태를 갖는 스캔 셀이 남아 있지 않은 경우에는 테스트 응답이 동일한 스캔 셀이 종속 접속될 수 있다.
예를 들어, 도 10에 도시된 바와 같이, 기준 테스트 패턴이 인가되었을 때 테스트 입력 및 테스트 응답이 각각 X 및 '0'(즉, X/0)인 기준 스캔 셀은 그 다음 스테이지인 두 번째 스테이지에 테스트 입력 및 테스트 응답이 각각 X 및 '0'인 스캔 셀이 종속 접속되었으나, 남아 있는 스캔 셀들 중 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 없는 경우에는 상기 기준 스캔 셀의 테스트 응답(즉, '0')과 동일한 테스트 응답을 갖는 스캔 셀이 그 다음 스테이지에 종속 접속될 수 있다.
이 경우에도 도 10에 도시된 바와 같이, 상기 종속 접속되는 스캔 셀들은 각 테스트 입력 및 각 테스트 응답에 대한 경우의 수의 내림차순으로 종속 접속될 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치 테스트 방법(200)의 예시적인 흐름도이다.
상기 반도체 장치 테스트 방법(200)은 전술한 본 발명의 실시예에 따른 반도체 장치(100)를 테스트하는 방법으로서, 상기 반도체 장치(100)에 구비된 각 구성요소에 의해 수행될 수 있다.
도 11에 도시된 바와 같이, 상기 반도체 장치 테스트 방법(200)은, 다수의 스캔 체인들(110) 각각에 입력되는 테스트 패턴의 첫 입력 값에 따라 상기 스캔 체인들(110) 중 더미 스캔 체인을 결정하는 단계(S210), 상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하고, 나머지 스캔 체인의 스캔 셀들에 클럭을 인가하는 단계(S220), 및 상기 스캔 체인들(110)에 테스트 패턴을 입력하여 스캔 테스트를 수행하는 단계(S230)를 포함할 수 있다.
상기 더미 스캔 체인은 스캔 체인 내 모든 스캔 셀들에 테스트 입력으로 더미 값(X)이 입력되고, 상기 모든 스캔 셀들이 테스트 응답으로 더미 값(X)을 출력하는 스캔 체인일 수 있다.
본 발명의 일 실시예에 따르면, 상기 더미 스캔 체인을 결정하는 단계(S210)는, 스캔 체인에 입력되는 테스트 패턴의 첫 입력 값이 하이-임피던스(Z)인 경우, 해당 스캔 체인을 더미 스캔 체인으로 결정하는 단계를 포함할 수 있다. 그러나, 상기 테스트 패턴의 첫 입력 값이 반드시 하이-임피던스(Z)가 아니고 더미 값에 대응하는 또 다른 값인 경우에도 해당 테스트 패턴이 입력되는 스캔 체인은 더미 스캔 체인으로 결정될 수 있다.
상기 반도체 장치 테스트 방법(200)은 상기 더미 스캔 체인을 결정하는 단계(S210) 후, 스캔 체인들(110)의 입력단에 구비된 입력 마스크부(141)를 이용하여, 상기 스캔 체인들(110)에 대한 입력들 중 더미 스캔 체인에 대한 테스트 패턴의 입력을 차단하고, 나머지 스캔 체인에 대한 입력을 연결하는 단계, 및 상기 스캔 체인들(110)의 출력단에 구비된 출력 마스크부(142)를 이용하여, 상기 스캔 체인들(110)에 대한 출력들 중 더미 스캔 체인에 대한 테스트 응답의 출력을 차단하고, 나머지 스캔 체인에 대한 출력을 연결하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 각각의 스캔 체인에 포함된 스캔 셀들은 스캔 테스트에 걸쳐 입력되는 다수의 테스트 패턴들에 대하여 각 스캔 셀마다 계산된 전술한 9 가지의 경우의 수를 기반으로 결정된 순서에 따라 종속 접속될 수 있다.
구체적으로, 각각의 스캔 체인은, 다수의 테스트 패턴들 중, 각각의 스캔 체인의 첫 스테이지에 포함되는 기준 스캔 셀의 집합에서 테스트 입력 및 테스트 응답이 모두 더미 값(X)인 기준 스캔 셀(즉, 상태가 X/X인 기준 스캔 셀)이 가장 많이 발생하는 기준 테스트 패턴을 기초로, 상기 기준 테스트 패턴에 대한 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 상기 기준 스캔 셀의 다음 스테이지에 종속 접속되도록 구성될 수 있다. 이 때, 상기 스캔 셀들은 해당 테스트 입력 및 해당 테스트 응답에 대한 경우의 수의 내림차순으로 종속 접속될 수 있다.
또한, 각각의 스캔 체인은 스캔 셀들 중 상기 기준 테스트 패턴에 대한 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 없는 경우, 상기 기준 테스트 패턴에 대한 기준 스캔 셀의 테스트 응답과 동일한 테스트 응답을 갖는 스캔 셀이 종속 접속되도록 구성될 수 있다.
상기 반도체 장치 테스트 방법(200)은 컴퓨터에서 실행되기 위한 프로그램으로 제작되어 컴퓨터가 읽을 수 있는 기록매체에 저장될 수 있다. 상기 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 저장장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있다. 또한, 상기 반도체 장치 테스트 방법(200)은 컴퓨터와 결합되어 실행시키기 위하여 매체에 저장된 컴퓨터 프로그램으로 구현될 수 있다.
이상에서 실시예를 통해 본 발명을 설명하였으나, 위 실시예는 단지 본 발명의 사상을 설명하기 위한 것으로 이에 한정되지 않는다. 통상의 기술자는 전술한 실시예에 다양한 변형이 가해질 수 있음을 이해할 것이다. 본 발명의 범위는 첨부된 특허청구범위의 해석을 통해서만 정해진다.
10: 테스트 장비
100: 반도체 장치
110: 스캔 체인들
1101: 스캔 체인 1
1102: 스캔 체인 2
110m: 스캔 체인 m
120: 클럭 게이팅 셀들
130: 클럭 컨트롤러
141: 입력 마스크부
142: 출력 마스크부

Claims (18)

  1. 각각의 스캔 체인은 종속 접속된 다수의 스캔 셀들을 포함하는, 다수의 스캔 체인들;
    상기 스캔 셀들에 대한 클럭 인가 여부를 제어하는 다수의 클럭 게이팅 셀들; 및
    상기 스캔 체인들에 입력되는 테스트 패턴에 따라 적어도 하나의 더미 스캔 체인에 포함된 스캔 셀들에 대한 클럭을 차단하도록 상기 클럭 게이팅 셀들을 제어하는 클럭 컨트롤러;
    를 포함하며,
    상기 클럭 컨트롤러는:
    상기 스캔 체인들 중에서, 모든 스캔 셀들에 테스트 입력으로 더미 값이 입력되고 상기 모든 스캔 셀들이 테스트 응답으로 상기 더미 값을 출력하는 상기 더미 스캔 체인을 결정하고,
    상기 더미 스캔 체인에 포함된 스캔 셀들에 대응하는 타겟 클럭 게이팅 셀이 상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하도록 클럭 제어 신호를 생성하여 상기 타겟 클럭 게이팅 셀에 전송하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 클럭 컨트롤러는:
    스캔 체인에 입력되는 테스트 패턴의 첫 입력 값이 하이-임피던스인 경우, 해당 스캔 체인을 상기 더미 스캔 체인으로 결정하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 클럭 컨트롤러는:
    상기 반도체 장치의 스캔 테스트에 걸쳐 입력되는 다수의 테스트 패턴들 각각마다 상기 더미 스캔 체인을 결정하고, 상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하도록 상기 클럭 게이팅 셀들을 제어하는 반도체 장치.
  5. 각각의 스캔 체인은 종속 접속된 다수의 스캔 셀들을 포함하는, 다수의 스캔 체인들;
    상기 스캔 셀들에 대한 클럭 인가 여부를 제어하는 다수의 클럭 게이팅 셀들; 및
    상기 스캔 체인들에 입력되는 테스트 패턴에 따라 적어도 하나의 더미 스캔 체인에 포함된 스캔 셀들에 대한 클럭을 차단하도록 상기 클럭 게이팅 셀들을 제어하는 클럭 컨트롤러;
    를 포함하며,
    상기 스캔 체인들의 입력단에 구비되어, 상기 클럭 컨트롤러의 제어에 의해 상기 더미 스캔 체인에 대한 상기 테스트 패턴의 입력을 차단하는 입력 마스크부; 및
    상기 스캔 체인들의 출력단에 구비되어, 상기 클럭 컨트롤러의 제어에 의해 상기 더미 스캔 체인으로부터 테스트 응답의 출력을 차단하는 출력 마스크부;
    를 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 입력 마스크부는 상기 클럭 컨트롤러로부터 수신된 마스크 제어 신호에 따라 상기 스캔 체인들에 대한 입력들 중 상기 더미 스캔 체인에 대한 입력을 차단하고 나머지 스캔 체인에 대한 입력을 연결하며,
    상기 출력 마스크부는 상기 마스크 제어 신호에 따라 상기 스캔 체인들에 대한 출력들 중 상기 더미 스캔 체인에 대한 출력을 차단하고 나머지 스캔 체인에 대한 출력을 연결하는 반도체 장치.
  7. 각각의 스캔 체인은 종속 접속된 다수의 스캔 셀들을 포함하는, 다수의 스캔 체인들;
    상기 스캔 셀들에 대한 클럭 인가 여부를 제어하는 다수의 클럭 게이팅 셀들; 및
    상기 스캔 체인들에 입력되는 테스트 패턴에 따라 적어도 하나의 더미 스캔 체인에 포함된 스캔 셀들에 대한 클럭을 차단하도록 상기 클럭 게이팅 셀들을 제어하는 클럭 컨트롤러;
    를 포함하며,
    상기 각각의 스캔 체인에 포함된 스캔 셀들은:
    스캔 테스트에 걸쳐 입력되는 다수의 테스트 패턴들에 대하여 각 스캔 셀마다 계산된,
    테스트 입력 및 테스트 응답이 모두 더미 값인 경우의 수;
    상기 테스트 입력 및 상기 테스트 응답이 각각 상기 더미 값 및 0인 경우의 수;
    상기 테스트 입력 및 상기 테스트 응답이 각각 상기 더미 값 및 1인 경우의 수;
    상기 테스트 입력 및 상기 테스트 응답이 각각 0 및 상기 더미 값인 경우의 수;
    상기 테스트 입력 및 상기 테스트 응답이 모두 0인 경우의 수;
    상기 테스트 입력 및 상기 테스트 응답이 각각 0 및 1인 경우의 수;
    상기 테스트 입력 및 상기 테스트 응답이 각각 1 및 상기 더미 값인 경우의 수;
    상기 테스트 입력 및 상기 테스트 응답이 각각 1 및 0인 경우의 수; 및
    상기 테스트 입력 및 상기 테스트 응답이 모두 1인 경우의 수;
    를 기반으로 결정된 순서에 따라 종속 접속되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 각각의 스캔 체인은:
    상기 다수의 테스트 패턴들 중, 상기 각각의 스캔 체인의 첫 스테이지에 포함되는 기준 스캔 셀의 집합에서 상기 테스트 입력 및 상기 테스트 응답이 모두 상기 더미 값인 기준 스캔 셀이 가장 많이 발생하는 기준 테스트 패턴을 기초로, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 상기 기준 스캔 셀의 다음 스테이지에 종속 접속되되, 해당 테스트 입력 및 해당 테스트 응답에 대한 상기 경우의 수의 내림차순으로 상기 스캔 셀들이 종속 접속되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 각각의 스캔 체인은:
    상기 스캔 셀들 중, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 없는 경우, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 응답과 동일한 테스트 응답을 갖는 스캔 셀이 종속 접속되는 반도체 장치.
  10. 반도체 장치를 테스트하는 방법에 있어서,
    상기 반도체 장치에 포함된 다수의 스캔 체인들 각각에 입력되는 테스트 패턴의 첫 입력 값에 따라 상기 스캔 체인들 중 더미 스캔 체인을 결정하는 단계;
    상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하고, 나머지 스캔 체인의 스캔 셀들에 클럭을 인가하는 단계; 및
    상기 스캔 체인들에 상기 테스트 패턴을 입력하여 스캔 테스트를 수행하는 단계;
    를 포함하며,
    상기 더미 스캔 체인은:
    스캔 체인 내 모든 스캔 셀들에 테스트 입력으로 더미 값이 입력되고 상기 모든 스캔 셀들이 테스트 응답으로 더미 값을 출력하는 스캔 체인인 반도체 장치 테스트 방법.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 더미 스캔 체인을 결정하는 단계는:
    스캔 체인에 입력되는 테스트 패턴의 첫 입력 값이 하이-임피던스인 경우, 해당 스캔 체인을 상기 더미 스캔 체인으로 결정하는 단계를 포함하는 반도체 장치 테스트 방법.
  13. 반도체 장치를 테스트하는 방법에 있어서,
    상기 반도체 장치에 포함된 다수의 스캔 체인들 각각에 입력되는 테스트 패턴의 첫 입력 값에 따라 상기 스캔 체인들 중 더미 스캔 체인을 결정하는 단계;
    상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하고, 나머지 스캔 체인의 스캔 셀들에 클럭을 인가하는 단계; 및
    상기 스캔 체인들에 상기 테스트 패턴을 입력하여 스캔 테스트를 수행하는 단계;
    를 포함하며,
    상기 더미 스캔 체인을 결정하는 단계 후,
    상기 스캔 체인들의 입력단에 구비된 입력 마스크부를 이용하여, 상기 스캔 체인들에 대한 입력들 중 상기 더미 스캔 체인에 대한 테스트 패턴의 입력을 차단하고, 상기 나머지 스캔 체인에 대한 입력을 연결하는 단계; 및
    상기 스캔 체인들의 출력단에 구비된 출력 마스크부를 이용하여, 상기 스캔 체인들에 대한 출력들 중 상기 더미 스캔 체인에 대한 테스트 응답의 출력을 차단하고, 상기 나머지 스캔 체인에 대한 출력을 연결하는 단계;
    를 더 포함하는 반도체 장치 테스트 방법.
  14. 반도체 장치를 테스트하는 방법에 있어서,
    상기 반도체 장치에 포함된 다수의 스캔 체인들 각각에 입력되는 테스트 패턴의 첫 입력 값에 따라 상기 스캔 체인들 중 더미 스캔 체인을 결정하는 단계;
    상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하고, 나머지 스캔 체인의 스캔 셀들에 클럭을 인가하는 단계; 및
    상기 스캔 체인들에 상기 테스트 패턴을 입력하여 스캔 테스트를 수행하는 단계;
    를 포함하며,
    각각의 스캔 체인에 포함된 스캔 셀들은:
    상기 스캔 테스트에 걸쳐 입력되는 다수의 테스트 패턴들에 대하여 각 스캔 셀마다 계산된,
    테스트 입력 및 테스트 응답이 모두 더미 값인 경우의 수;
    상기 테스트 입력 및 상기 테스트 응답이 각각 상기 더미 값 및 0인 경우의 수;
    상기 테스트 입력 및 상기 테스트 응답이 각각 상기 더미 값 및 1인 경우의 수;
    상기 테스트 입력 및 상기 테스트 응답이 각각 0 및 상기 더미 값인 경우의 수;
    상기 테스트 입력 및 상기 테스트 응답이 모두 0인 경우의 수;
    상기 테스트 입력 및 상기 테스트 응답이 각각 1 및 상기 더미 값인 경우의 수;
    상기 테스트 입력 및 상기 테스트 응답이 각각 1 및 0인 경우의 수; 및
    상기 테스트 입력 및 상기 테스트 응답이 모두 1인 경우의 수;
    를 기반으로 결정된 순서에 따라 종속 접속되는 반도체 장치 테스트 방법.
  15. 제 14 항에 있어서,
    상기 각각의 스캔 체인은:
    상기 다수의 테스트 패턴들 중, 상기 각각의 스캔 체인의 첫 스테이지에 포함되는 기준 스캔 셀의 집합에서 상기 테스트 입력 및 상기 테스트 응답이 모두 상기 더미 값인 기준 스캔 셀이 가장 많이 발생하는 기준 테스트 패턴을 기초로, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 상기 기준 스캔 셀의 다음 스테이지에 종속 접속되되, 해당 테스트 입력 및 해당 테스트 응답에 대한 상기 경우의 수의 내림차순으로 상기 스캔 셀들이 종속 접속되는 반도체 장치 테스트 방법.
  16. 제 15 항에 있어서,
    상기 각각의 스캔 체인은:
    상기 스캔 셀들 중, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 없는 경우, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 응답과 동일한 테스트 응답을 갖는 스캔 셀이 종속 접속되는 반도체 장치 테스트 방법.
  17. 컴퓨터로 읽을 수 있는 기록매체에 있어서,
    제 10 항, 제 12 항 내지 제 16 항 중 어느 한 항에 따른 반도체 장치 테스트 방법을 실행하기 위한 프로그램이 기록된 기록매체.
  18. 컴퓨터와 결합되어 제 10 항, 제 12 항 내지 제 16 항 중 어느 한 항에 따른 반도체 장치 테스트 방법을 실행시키기 위하여 매체에 저장된 컴퓨터 프로그램.
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