KR102583916B1 - 저전력 테스트를 위한 스캔 상관관계 기반 스캔 클러스터 리오더링 방법 및 장치 - Google Patents

저전력 테스트를 위한 스캔 상관관계 기반 스캔 클러스터 리오더링 방법 및 장치 Download PDF

Info

Publication number
KR102583916B1
KR102583916B1 KR1020210143401A KR20210143401A KR102583916B1 KR 102583916 B1 KR102583916 B1 KR 102583916B1 KR 1020210143401 A KR1020210143401 A KR 1020210143401A KR 20210143401 A KR20210143401 A KR 20210143401A KR 102583916 B1 KR102583916 B1 KR 102583916B1
Authority
KR
South Korea
Prior art keywords
scan
distance matrix
reordering
cluster
clustering
Prior art date
Application number
KR1020210143401A
Other languages
English (en)
Other versions
KR20230059327A (ko
Inventor
강성호
이상준
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020210143401A priority Critical patent/KR102583916B1/ko
Priority to US17/931,044 priority patent/US20230125568A1/en
Publication of KR20230059327A publication Critical patent/KR20230059327A/ko
Application granted granted Critical
Publication of KR102583916B1 publication Critical patent/KR102583916B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G01R31/318538—Topological or mechanical aspects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318583—Design for test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31704—Design for test; Design verification
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31721—Power aspects, e.g. power supplies for test circuits, power saving during test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/333—Design for testability [DFT], e.g. scan chain or built-in self-test [BIST]

Abstract

본 실시예들은 스캔 테스트시 발생하는 파워를 감소시키기 위해 스캔 상관관계 기반 스캔 클러스터 리오더링을 수행하며, 스캔 셀 간의 상관관계 분석을 통해 상관관계가 높은 스캔 셀끼리 인접하게 위치시키고 스캔 테스트시 발생하는 테스트 전력을 감소시킬 수 있는 스캔 클러스터 리오더링 방법 및 장치를 제공한다.

Description

저전력 테스트를 위한 스캔 상관관계 기반 스캔 클러스터 리오더링 방법 및 장치 {SCAN CORRELATION-AWARE SCAN CLUSTER REORDERING METHOD AND APPARATUS FOR LOW-POWER TESTING}
본 발명이 속하는 기술 분야는 스캔 클러스터 리오더링 방법 및 장치에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
스캔 구조는 가장 널리 사용되는 테스트 방법이며 최근 회로의 크기가 점점 커짐에 따라 테스트 시 전력 소모가 정상 동작의 전력 소모량보다 증가하게 되었다. 이러한 문제로 인해 스캔 테스트의 신뢰성 문제를 야기하며 저전력 스캔 구조가 요구되고 있다.
저전력 테스트를 위한 스캔 체인 리오더링 방식으로 크게 테스트 패턴 기반 방식과 로직 토폴로지(logic topology)를 분석하는 방식으로 나눌 수 있다. 테스트 패턴 기반 방식은 테스트 패턴을 사용하여 해당 패턴으로 스캔 테스트를 진행하였을 때 발생하는 전력 소모가 가장 적게 스캔 순서를 변경하는 방식이고, 로직 토폴로지를 분석하는 방식은 회로 안의 게이트들을 분석하여 회로 동작을 예측하여 테스트 패턴에 상관없이 테스트 파워를 줄이는 방식이다.
KR 10-2273138 (2021.06.29) KR 10-1539712 (2015.07.21) KR 10-1681862 (2016.11.25)
본 발명의 실시예들은 스캔 테스트시 발생하는 파워를 감소시키기 위해 스캔 상관관계 기반 스캔 클러스터 리오더링을 수행하며, 스캔 셀 간의 상관관계 분석을 통해 상관관계가 높은 스캔 셀끼리 인접하게 위치시키고 스캔 테스트시 발생하는 테스트 전력을 감소시키는데 주된 목적이 있다.
본 발명의 명시되지 않은 또 다른 목적들은 하기의 상세한 설명 및 그 효과로부터 용이하게 추론할 수 있는 범위 내에서 추가적으로 고려될 수 있다.
본 실시예의 일 측면에 의하면 스캔 클러스터 리오더링 방법에 있어서, 테스트 패턴을 이용하여 스캔 셀 간의 거리 행렬을 구축하는 단계; 상기 구축한 거리 행렬을 이용하여 스캔 상관관계 클러스터링을 수행하고 클러스터링 결과로 계층적 구조를 획득하는 단계; 상기 계층적 구조를 이용하여 스캔 체인 리오더링을 수행하는 단계를 포함하는 스캔 클러스터 리오더링 방법을 제공한다.
상기 거리 행렬을 구축하는 단계는 상기 테스트 패턴의 미지정 비트(X-bit)을 0-필링으로 채울 수 있다.
상기 거리 행렬을 구축하는 단계는 스캔 체인마다 거리 행렬을 생성하며, 표준화된 해밍 거리(normalized hamming distance)를 적용할 수 있다.
상기 거리 행렬을 구축하는 단계는 상기 테스트 패턴의 입력 벡터와 출력 벡터에 대해서 거리 행렬을 각각 생성하며, 상기 입력 벡터에 관한 제1 거리 행렬을 출력하고, 상기 출력 벡터에 관한 제2 거리 행렬을 출력할 수 있다.
상기 거리 행렬을 구축하는 단계는 상기 입력 벡터에 관한 제1 가중치를 산출하고, 상기 출력 벡터에 관한 제2 가중치를 산출하고, 상기 제1 거리 행렬에 상기 제1 가중치를 적용하고 상기 제2 거리 행렬에 상기 제2 가중치를 적용하고 더해서 전체 거리 행렬을 산출할 수 있다.
상기 제1 가중치 및 상기 제2 가중치는 표준편차를 평균값으로 나눈 상대표준편차를 적용할 수 있다.
상기 스캔 상관관계 클러스터링은 상기 거리 행렬에서 가장 작은 거리를 기준으로 계층적 병합 클러스터링(Hierarchical Agglomerative Clustering, HAC)을 수행할 수 있다.
상기 계층적 구조를 획득하는 단계는 클러스터링 결과로 덴드로그램 트리를 출력할 수 있다.
상기 스캔 체인 리오더링을 수행하는 단계는 상기 계층적 구조에 따른 해당 클러스터의 순서대로 스캔 셀 순서를 결정할 수 있다.
본 실시예의 다른 측면에 의하면 프로세서를 포함하는 스캔 클러스터 리오더링 장치에 있어서, 상기 프로세서는, 테스트 패턴을 이용하여 스캔 셀 간의 거리 행렬을 구축하고, 상기 구축한 거리 행렬을 이용하여 스캔 상관관계 클러스터링을 수행하고 클러스터링 결과로 계층적 구조를 획득하고, 상기 계층적 구조를 이용하여 스캔 체인 리오더링을 수행하는 것을 특징으로 하는 스캔 클러스터 리오더링 장치를 제공한다.
상기 프로세서는 상기 구축한 거리 행렬을 이용하여 상관관계가 높은 스캔 셀끼리 인접하게 위치시키고 상기 계층적 구조에 따른 해당 클러스터의 순서대로 스캔 셀 순서를 결정할 수 있다.
이상에서 설명한 바와 같이 본 발명의 실시예들에 의하면, 테스트 패턴을 이용하여 스캔 셀 간의 상관관계를 통해 거리 정보를 추출하고 이를 거리가 가까운 스캔 셀끼리 뭉칠 수 있게 클러스터링 방법으로 스캔 셀의 순서를 결정하여 테스트 파워를 감소시킬 수 있는 효과가 있다.
여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급된다.
도 1은 본 발명의 일 실시예에 따른 스캔 클러스터 리오더링 장치의 동작을 예시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 스캔 클러스터 리오더링 장치가 처리하는 회로마다 테스트 패턴에서 스캔 셀 간의 상관관계를 히트맵 그래프로 표현한 도면이다.
도 3은 본 발명의 일 실시예에 따른 스캔 클러스터 리오더링 장치가 처리하는 스캔 상관관계 클러스터링을 예시한 도면이다.
도 4는 본 발명의 다른 실시예에 따른 스캔 클러스터 리오더링 방법을 예시한 흐름도이다.
이하, 본 발명을 설명함에 있어서 관련된 공지기능에 대하여 이 분야의 기술자에게 자명한 사항으로서 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하고, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 스캔 클러스터 리오더링 장치의 동작을 예시한 도면이다.
스캔 클러스터 리오더링 장치는 회로를 설계하는 과정에서 스캔 셀 간의 상관관계 분석을 통해 상관관계가 높은 스캔 셀끼리 인접하게 위치시키고 스캔 테스트시 발생하는 테스트 전력을 감소할 수 있다. 알파벳순 기존의 정렬 방식(Alphabetical conventional ordering)으로 스캔 삽입 후 테스트 패턴을 생성하고 해당 테스트 패턴의 테스트 데이터 정보를 통해 테스트 파워를 감소시킬 수 있게 스캔 셀 순서를 결정한다.
단계 S110에서는 테스트 패턴을 이용하여 스캔 셀 간의 거리 행렬을 구성한다. 단계 S120에서는 이전 단계에서 구축한 거리 행렬을 이용하여 스캔 상관관계 클러스터링을 수행하고 클러스터링 결과로 덴드로그램 트리를 얻는다. 단계 S130에서는 덴드로그램 트리의 결과를 바탕으로 스캔 체인 리오더링을 수행한다.
도 2는 본 발명의 일 실시예에 따른 스캔 클러스터 리오더링 장치가 처리하는 회로마다 테스트 패턴에서 스캔 셀 간의 상관관계를 히트맵 그래프로 표현한 도면이다.
알파벳순 기존의 정렬 방식(Alphabetical conventional ordering)을 진행하였을 때 테스트 패턴의 스캔 셀 간 상관관계를 계산하였으며 상관관계(correlation)를 0에서 1로 표현하였다. 상관관계가 완전 반대이면 0이고 완전 동일하면 1이며 각각 수치마다 빨간색에서 초록색으로 변화하면서 히트맵으로 보여준다. 히트맵을 보면 상관관계가 경향 없이 분포되어 있는 것을 볼 수 있고, 인접한 스캔 셀끼리 상관관계가 낮으면 테스트시 발생하는 파워가 높아지기 때문에 이를 비슷한 상관관계를 가진 스캔 셀끼리 클러스터를 할 필요가 있다.
표 1은 스캔 셀 간의 거리 행렬을 구축하는 알고리즘을 예시한 도면이다.
쉬프트 파워를 줄이는데 집중을 하며 캡쳐 파워도 중요하기 때문에 생성한 테스트 패턴을 0-필링(filling)으로 채우게 된다. 이 테스트 패턴의 입력 벡터와 출력 벡터를 이용하여 스캔 셀끼리 거리 행렬을 생성하게 되는데 표준화된 해밍 거리(hamming distance)로 계산하게 된다.
입력 벡터와 출력 벡터를 따로 계산하며 스캔 체인마다 거리 행렬을 생성하게 된다. 그리고 이 둘을 합친 전체 거리 행렬을 생성하게 되는데 이 때 입력과 출력에 대한 거리 행렬의 가중치를 각각의 거리 행렬의 상대표준편차(relative standard deviation, RSD)인 표준편차/평균 값으로 결정하여 가중치를 곱하고 더해서 최종 거리 행렬을 계산한다. 가중치를 계산하는 이유는 입력과 출력 중 테스트 파워를 줄이기 위해 더 중요한 값을 판단하여 더 높은 가중치를 주기 위해서이다.
표 2는 거리 행렬을 이용한 스캔 상관관계 클러스터링 알고리즘을 예시한 도면이다.
해당 클러스터 알고리즘은 HAC(hierarchical agglomerative clustering) 알고리즘을 이용한다. 스캔 셀마다 각자의 클러스터를 생성하고, 거리 행렬의 값을 바탕으로 가장 작은 거리를 가지는 클러스터끼리 하나씩 묶어준다. 하나씩 계속 반복하여 최종 하나의 클러스터만 남을 때까지 진행한다. 그래서 하나의 클러스터가 남게 되면 덴드로그램 트리가 완성되며 클러스터 안의 스캔 셀의 순서가 스캔 상관관계 기반 스캔 클러스터 리오더링의 스캔 순서가 된다.
도 3은 본 발명의 일 실시예에 따른 스캔 클러스터 리오더링 장치가 처리하는 스캔 상관관계 클러스터링을 예시한 도면이다.
예컨대, 총 7개의 스캔 셀이 존재하고, 첫 번째로 각각 스캔 셀을 하나의 클러스터로 할당한다. 그리고 (a)에서 (f)로 진행되면서 클러스팅 알고리즘이 적용되며 거리가 가장 가까운 클러스터끼리 하나씩 묶이는 걸 볼 수 있다. 최종 클러스터링이 끝나면 (f)와 같이 하나의 클러스터로 묶이게 되고 해당 클러스터의 순서대로 스캔 셀 순서를 결정한다.
도 4는 본 발명의 다른 실시예에 따른 스캔 클러스터 리오더링 방법을 예시한 흐름도이다.
스캔 클러스터 리오더링 방법은 스캔 클러스터 리오더링 장치에 의해 수행될 수 있다.
단계 S10에서는 테스트 패턴을 이용하여 스캔 셀 간의 거리 행렬을 구축하는 단계를 수행한다. 거리 행렬을 구축하는 단계는 테스트 패턴의 미지정 비트(X-bit)을 0-필링으로 채울 수 있다. 거리 행렬을 구축하는 단계는 스캔 체인마다 거리 행렬을 생성하며, 표준화된 해밍 거리(normalized hamming distance)를 적용할 수 있다. 거리 행렬을 구축하는 단계는 테스트 패턴의 입력 벡터와 출력 벡터에 대해서 거리 행렬을 각각 생성하며, 입력 벡터에 관한 제1 거리 행렬을 출력하고, 출력 벡터에 관한 제2 거리 행렬을 출력할 수 있다. 거리 행렬을 구축하는 단계는 입력 벡터에 관한 제1 가중치를 산출하고, 출력 벡터에 관한 제2 가중치를 산출하고, 제1 거리 행렬에 제1 가중치를 적용하고 제2 거리 행렬에 제2 가중치를 적용하고 더해서 전체 거리 행렬을 산출할 수 있다. 제1 가중치 및 제2 가중치는 표준편차를 평균값으로 나눈 상대표준편차를 적용할 수 있다.
단계 S20에서는 구축한 거리 행렬을 이용하여 스캔 상관관계 클러스터링을 수행하고 클러스터링 결과로 계층적 구조를 획득하는 단계를 수행한다. 스캔 상관관계 클러스터링은 거리 행렬에서 가장 작은 거리를 기준으로 계층적 병합 클러스터링(Hierarchical Agglomerative Clustering, HAC)을 수행할 수 있다. 계층적 구조를 획득하는 단계는 클러스터링 결과로 덴드로그램 트리를 출력할 수 있다.
단계 S30에서는 계층적 구조를 이용하여 스캔 체인 리오더링을 수행하는 단계를 수행한다. 스캔 체인 리오더링을 수행하는 단계는 계층적 구조에 따른 해당 클러스터의 순서대로 스캔 셀 순서를 결정할 수 있다.
본 실시예들을 통해 스캔 테스트시 문제가 되는 전압 강하(voltage drop)와 과도한 전력 소모로 인해 발생하는 테스트의 신뢰성 문제를 줄여 공정상 수율 향상을 기대할 수 있으며 상관관계를 이용하여 효과적 테스트 파워를 감소할 수 있다. 테스트 구조를 설계함에 있어 알고리즘을 적용할 때 걸리는 계산 시간을 적게 가져가며 스캔 테스트시 발생하는 파워를 줄일 수 있다.
스캔 클러스터 리오더링 장치는 적어도 하나의 프로세서, 컴퓨터 판독 가능한 저장매체 및 통신 버스를 포함할 수 있다.
프로세서는 스캔 클러스터 리오더링 장치로 동작하도록 제어할 수 있다. 예컨대, 프로세서는 컴퓨터 판독 가능한 저장 매체에 저장된 하나 이상의 프로그램들을 실행할 수 있다. 하나 이상의 프로그램들은 하나 이상의 컴퓨터 실행 가능 명령어를 포함할 수 있으며, 컴퓨터 실행 가능 명령어는 프로세서에 의해 실행되는 경우 스캔 클러스터 리오더링로 하여금 예시적인 실시예에 따른 동작들을 수행하도록 구성될 수 있다.
컴퓨터 판독 가능한 저장 매체는 컴퓨터 실행 가능 명령어 내지 프로그램 코드, 프로그램 데이터 및/또는 다른 적합한 형태의 정보를 저장하도록 구성된다. 컴퓨터 실행 가능 명령어 내지 프로그램 코드, 프로그램 데이터 및/또는 다른 적합한 형태의 정보는 입출력 인터페이스나 통신 인터페이스를 통해서도 주어질 수 있다. 컴퓨터 판독 가능한 저장 매체에 저장된 프로그램은 프로세서에 의해 실행 가능한 명령어의 집합을 포함한다. 일 실시예에서, 컴퓨터 판독 가능한 저장 매체는 메모리(랜덤 액세스 메모리와 같은 휘발성 메모리, 비휘발성 메모리, 또는 이들의 적절한 조합), 하나 이상의 자기 디스크 저장 디바이스들, 광학 디스크 저장 디바이스들, 플래시 메모리 디바이스들, 그 밖에 스캔 클러스터 리오더링에 의해 액세스되고 원하는 정보를 저장할 수 있는 다른 형태의 저장 매체, 또는 이들의 적합한 조합일 수 있다.
통신 버스는 프로세서, 컴퓨터 판독 가능한 저장 매체를 포함하여 스캔 클러스터 리오더링의 다른 다양한 컴포넌트들을 상호 연결한다.
스캔 클러스터 리오더링 장치는 또한 하나 이상의 입출력 장치를 위한 인터페이스를 제공하는 하나 이상의 입출력 인터페이스 및 하나 이상의 통신 인터페이스를 포함할 수 있다. 입출력 인터페이스 및 통신 인터페이스는 통신 버스에 연결된다. 입출력 장치는 입출력 인터페이스를 통해 스캔 클러스터 리오더링의 다른 컴포넌트들에 연결될 수 있다.
스캔 클러스터 리오더링 장치는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합에 의해 로직회로 내에서 구현될 수 있고, 범용 또는 특정 목적 컴퓨터를 이용하여 구현될 수도 있다. 장치는 고정배선형(Hardwired) 기기, 필드 프로그램 가능한 게이트 어레이(Field Programmable Gate Array, FPGA), 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 이용하여 구현될 수 있다. 또한, 장치는 하나 이상의 프로세서 및 컨트롤러를 포함한 시스템온칩(System on Chip, SoC)으로 구현될 수 있다.
스캔 클러스터 리오더링 장치는 하드웨어적 요소가 마련된 컴퓨팅 디바이스 또는 서버에 소프트웨어, 하드웨어, 또는 이들의 조합하는 형태로 탑재될 수 있다. 컴퓨팅 디바이스 또는 서버는 각종 기기 또는 유무선 통신망과 통신을 수행하기 위한 통신 모뎀 등의 통신장치, 프로그램을 실행하기 위한 데이터를 저장하는 메모리, 프로그램을 실행하여 연산 및 명령하기 위한 마이크로프로세서 등을 전부 또는 일부 포함한 다양한 장치를 의미할 수 있다.
도 1 및 도 4에서는 각각의 과정을 순차적으로 실행하는 것으로 기재하고 있으나 이는 예시적으로 설명한 것에 불과하고, 이 분야의 기술자라면 본 발명의 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 도 1 및 도 4에 기재된 순서를 변경하여 실행하거나 또는 하나 이상의 과정을 병렬적으로 실행하거나 다른 과정을 추가하는 것으로 다양하게 수정 및 변형하여 적용 가능할 것이다.
본 실시예들에 따른 동작은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능한 매체에 기록될 수 있다. 컴퓨터 판독 가능한 매체는 실행을 위해 프로세서에 명령어를 제공하는 데 참여한 임의의 매체를 나타낸다. 컴퓨터 판독 가능한 매체는 프로그램 명령, 데이터 파일, 데이터 구조 또는 이들의 조합을 포함할 수 있다. 예를 들면, 자기 매체, 광기록 매체, 메모리 등이 있을 수 있다. 컴퓨터 프로그램은 네트워크로 연결된 컴퓨터 시스템 상에 분산되어 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수도 있다. 본 실시예를 구현하기 위한 기능적인(Functional) 프로그램, 코드, 및 코드 세그먼트들은 본 실시예가 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있을 것이다.
본 실시예들은 본 실시예의 기술 사상을 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (11)

  1. 스캔 클러스터 리오더링 방법에 있어서,
    테스트 패턴을 이용하여 스캔 셀 간의 거리 행렬을 구축하는 단계;
    상기 구축한 거리 행렬을 이용하여 스캔 상관관계 클러스터링을 수행하고 클러스터링 결과로 계층적 구조를 획득하는 단계;
    상기 계층적 구조를 이용하여 스캔 체인 리오더링을 수행하는 단계를 포함하는 스캔 클러스터 리오더링 방법.
  2. 제1항에 있어서,
    상기 거리 행렬을 구축하는 단계는,
    상기 테스트 패턴의 미지정 비트(X-bit)을 0-필링으로 채우는 것을 특징으로 하는 스캔 클러스터 리오더링 방법.
  3. 제1항에 있어서,
    상기 거리 행렬을 구축하는 단계는,
    스캔 체인마다 거리 행렬을 생성하며, 표준화된 해밍 거리(normalized hamming distance)를 적용하는 것을 특징으로 하는 스캔 클러스터 리오더링 방법.
  4. 제1항에 있어서,
    상기 거리 행렬을 구축하는 단계는,
    상기 테스트 패턴의 입력 벡터와 출력 벡터에 대해서 거리 행렬을 각각 생성하며,
    상기 입력 벡터에 관한 제1 거리 행렬을 출력하고,
    상기 출력 벡터에 관한 제2 거리 행렬을 출력하는 것을 특징으로 하는 스캔 클러스터 리오더링 방법.
  5. 제4항에 있어서,
    상기 거리 행렬을 구축하는 단계는,
    상기 입력 벡터에 관한 제1 가중치를 산출하고,
    상기 출력 벡터에 관한 제2 가중치를 산출하고,
    상기 제1 거리 행렬에 상기 제1 가중치를 적용하고 상기 제2 거리 행렬에 상기 제2 가중치를 적용하고 더해서 전체 거리 행렬을 산출하는 것을 특징으로 하는 스캔 클러스터 리오더링 방법.
  6. 제5항에 있어서,
    상기 제1 가중치 및 상기 제2 가중치는 표준편차를 평균값으로 나눈 상대표준편차를 적용하는 것을 특징으로 하는 스캔 클러스터 리오더링 방법.
  7. 제1항에 있어서,
    상기 스캔 상관관계 클러스터링은 상기 거리 행렬에서 가장 작은 거리를 기준으로 계층적 병합 클러스터링(Hierarchical Agglomerative Clustering, HAC)을 수행하는 것을 특징으로 하는 스캔 클러스터 리오더링 방법.
  8. 제7항에 있어서,
    상기 계층적 구조를 획득하는 단계는,
    클러스터링 결과로 덴드로그램 트리를 출력하는 것을 특징으로 하는 스캔 클러스터 리오더링 방법.
  9. 제1항에 있어서,
    상기 스캔 체인 리오더링을 수행하는 단계는,
    상기 계층적 구조에 따른 해당 클러스터의 순서대로 스캔 셀 순서를 결정하는 것을 특징으로 하는 스캔 클러스터 리오더링 방법.
  10. 프로세서를 포함하는 스캔 클러스터 리오더링 장치에 있어서,
    상기 프로세서는,
    테스트 패턴을 이용하여 스캔 셀 간의 거리 행렬을 구축하고,
    상기 구축한 거리 행렬을 이용하여 스캔 상관관계 클러스터링을 수행하고 클러스터링 결과로 계층적 구조를 획득하고,
    상기 계층적 구조를 이용하여 스캔 체인 리오더링을 수행하는 것을 특징으로 하는 스캔 클러스터 리오더링 장치.
  11. 제10항에 있어서,
    상기 프로세서는,
    상기 구축한 거리 행렬을 이용하여 상관관계가 높은 스캔 셀끼리 인접하게 위치시키고 상기 계층적 구조에 따른 해당 클러스터의 순서대로 스캔 셀 순서를 결정하는 것을 특징으로 하는 스캔 클러스터 리오더링 장치.
KR1020210143401A 2021-10-26 2021-10-26 저전력 테스트를 위한 스캔 상관관계 기반 스캔 클러스터 리오더링 방법 및 장치 KR102583916B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210143401A KR102583916B1 (ko) 2021-10-26 2021-10-26 저전력 테스트를 위한 스캔 상관관계 기반 스캔 클러스터 리오더링 방법 및 장치
US17/931,044 US20230125568A1 (en) 2021-10-26 2022-09-09 Scan correlation-aware scan cluster reordering method and apparatus for low-power testing

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210143401A KR102583916B1 (ko) 2021-10-26 2021-10-26 저전력 테스트를 위한 스캔 상관관계 기반 스캔 클러스터 리오더링 방법 및 장치

Publications (2)

Publication Number Publication Date
KR20230059327A KR20230059327A (ko) 2023-05-03
KR102583916B1 true KR102583916B1 (ko) 2023-09-26

Family

ID=86056277

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210143401A KR102583916B1 (ko) 2021-10-26 2021-10-26 저전력 테스트를 위한 스캔 상관관계 기반 스캔 클러스터 리오더링 방법 및 장치

Country Status (2)

Country Link
US (1) US20230125568A1 (ko)
KR (1) KR102583916B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012150539A (ja) 2011-01-17 2012-08-09 Nippon Telegr & Teleph Corp <Ntt> クエリ提供装置、クエリ提供方法及びクエリ提供プログラム
KR101539712B1 (ko) 2015-01-19 2015-07-28 연세대학교 산학협력단 저전력 스캔 테스트가 가능한 반도체 장치 및 그를 테스트하는 방법
KR101681862B1 (ko) 2016-02-01 2016-12-02 연세대학교 산학협력단 스캔 셀 파티션에 기반을 둔 x-filling 및 저전력 스캔 셀 재배열 장치 및 방법
US20170185922A1 (en) 2015-12-29 2017-06-29 Jeffrey S. Lange Hierarchical Capital Allocation Using Clustered Machine Learning
KR102273138B1 (ko) 2020-02-28 2021-07-02 연세대학교 산학협력단 스캔 체인 내 다중 고장을 진단하기 위한 장치 및 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101542558B1 (ko) * 2014-01-08 2015-08-06 주식회사 비스텔 웨이퍼 수율 맵을 분석하는 방법 및 상기 방법을 기록한 기록매체
KR20170085396A (ko) * 2016-01-14 2017-07-24 연세대학교 산학협력단 스캔도서 식별을 위한 특징벡터 클러스터링 및 데이터베이스 생성 방법
EP3539035B1 (en) * 2016-11-08 2024-04-17 Becton, Dickinson and Company Methods for expression profile classification
US11113444B2 (en) * 2018-06-27 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Machine-learning based scan design enablement platform

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012150539A (ja) 2011-01-17 2012-08-09 Nippon Telegr & Teleph Corp <Ntt> クエリ提供装置、クエリ提供方法及びクエリ提供プログラム
KR101539712B1 (ko) 2015-01-19 2015-07-28 연세대학교 산학협력단 저전력 스캔 테스트가 가능한 반도체 장치 및 그를 테스트하는 방법
US20170185922A1 (en) 2015-12-29 2017-06-29 Jeffrey S. Lange Hierarchical Capital Allocation Using Clustered Machine Learning
KR101681862B1 (ko) 2016-02-01 2016-12-02 연세대학교 산학협력단 스캔 셀 파티션에 기반을 둔 x-filling 및 저전력 스캔 셀 재배열 장치 및 방법
KR102273138B1 (ko) 2020-02-28 2021-07-02 연세대학교 산학협력단 스캔 체인 내 다중 고장을 진단하기 위한 장치 및 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
비특허문헌 1

Also Published As

Publication number Publication date
US20230125568A1 (en) 2023-04-27
KR20230059327A (ko) 2023-05-03

Similar Documents

Publication Publication Date Title
US9202005B2 (en) Development and debug environment in a constrained random verification
US11468218B2 (en) Information theoretic subgraph caching
US11861280B2 (en) Device for generating verification vector for circuit design verification, circuit design system, and reinforcement learning method of the device and the circuit design system
JP2021081413A (ja) 人工知能チップのテスト方法、装置、機器、及び記憶媒体
US10831604B2 (en) Storage system management method, electronic device, storage system and computer program product
KR102448018B1 (ko) 메모리를 테스트하는 방법, 장치, 전자 기기, 저장 매체 및 프로그램
US9720792B2 (en) Information theoretic caching for dynamic problem generation in constraint solving
US20230376645A1 (en) Faster Coverage Convergence with Automatic Test Parameter Tuning in Constrained Random Verification
US20140129998A1 (en) Hierarchical equivalence checking and efficient handling of equivalence checks when engineering change orders are in an unsharable register transfer level
JP2014229311A (ja) シミュレーションシステム及び方法と該システムを含むコンピュータシステム
US20220358269A1 (en) Simulation execution system, simulation execution method, and computer readable medium
Givaki et al. On the resilience of deep learning for reduced-voltage FPGAs
Odetola et al. 2l-3w: 2-level 3-way hardware-software co-verification for the mapping of deep learning architecture (dla) onto fpga boards
US20140365186A1 (en) System and method for load balancing for parallel computations on structured multi-block meshes in cfd
KR102583916B1 (ko) 저전력 테스트를 위한 스캔 상관관계 기반 스캔 클러스터 리오더링 방법 및 장치
Cho et al. A very efficient redundancy analysis method using fault grouping
JP2013101604A (ja) Ｈｄｌ環境のためのグローバルクロックハンドラーオブジェクト
US8863058B2 (en) Characterization based buffering and sizing for system performance optimization
US20090281781A1 (en) Method and apparatus for generating adaptive noise and timing models for vlsi signal integrity analysis
CN113485848B (zh) 深度神经网络部署方法、装置、计算机设备和存储介质
US20120253775A1 (en) Multidimensional Monte-Carlo Simulation for Yield Prediction
US11669773B2 (en) Electronic devices generating verification vector for verifying semiconductor circuit and methods of operating the same
US10330728B2 (en) Method and apparatus for obtaining a maximally compressed verification test set
US9836401B2 (en) Multi-core simulation system and method based on shared translation block cache
US8489367B2 (en) Modeling a matrix for formal verification

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant