KR102035421B1 - Ic chip의 저전력 테스트 방법 및 장치 - Google Patents

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박성주
김두영
김진욱
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Abstract

본 발명은 IC CHIP의 저전력 테스트 방법 및 장치에 관한 것으로, 테스트 대상 반도체(Device­Under­Test; DUT)의 테스트 패턴을 시프트하는 단계에서, 시프트­인(Shift­In) 과정과 시프트­아웃(Shift­Out) 과정을 분할하며, 대상 회로의 팬 아웃(Fan­out)을 고려한 스캔 체인 재배열 기법을 적용하여 테스트 대상 반도체를 테스트한다.

Description

IC CHIP의 저전력 테스트 방법 및 장치{TEST METHOD AND APPARATUS FOR REDUCING POWER CONSUMPTION OF IC CHIP}
본 발명은 IC CHIP의 저전력 테스트 방법 및 장치에 관한 것으로, 보다 상세하게는 배타적인 시프트­인(Shift­In) 및 시프트­아웃(Shift­Out) 방식의 분할된 스캔 체인을 사용하여 테스트 대상 반도체를 테스트하는 기술에 관한 것이다.
JTAG(스캔 테스트 표준) 반도체 테스트 시스템은 다층기판 보드(Multi­Printed Board)로 인해 칩 구조가 복잡해지면서 보다 안정적인 테스트를 수행하며, 비용을 절감한다. 구체적으로, JTAG 반도체 테스트 시스템은 칩 내부에 BSC(Boundary Scan Cell)을 형성하여 외부의 핀(Pin)과 일대일로 연결되기 때문에, CPU의 상태와 상관없이 장치의 외부 핀을 통하여 테스트 데이터를 업데이트(Update)하거나, 결과를 캡쳐(Capture)할 수 있다.
또한, X­Filling 기술은 스캔 테스트의 시프트와 캡쳐 과정에서의 전력 소모를 감소시키기 위한 기술이다. 구체적으로, X­Filling 기술은 테스트 회로로 입력되는 X­bit를 최대화하여 전이(Transition)를 최소화시키는 기술이다.
JTAG 반도체 테스트 시스템은 현재 회로에 입력될 테스트 패턴과 이전 스캔 테스트 패턴의 테스트 결과가 스캔 플립플롭(Flip­Flop)에서 동시에 로드(Load)되고 언로드(Unload)된다. 이는 테스트 시, 많은 전이가 발생하므로 첨두 전이(Peak Transition) 횟수가 많아 높은 순간 전력 소모를 필요로 한다. 높은 전력 소모는 테스트 회로의 테스트 클럭(Test clock)을 낮추게 되어 테스트 시간이 감소한다.
일반적으로 JTAG 반도체 테스트 시스템을 이용한 스캔 테스트 시, 통상적인 동작을 수행할 때에 비해 2배 내지 5배 이상의 높은 전력소모량을 보이므로, 칩이 양품인 경우라도 과도한 전력소모로 인해 양품을 불량품으로 판정하는 오버킬(overkill)이 발생하거나, 테스트 자체의 실패(failure)가 발생할 수 있다. 이러한 상기 문제를 회피하기 위해 테스트 클럭의 속도를 느리게 할 수 있으나, 이는 테스트 시간 증가로 이어지며 테스트 비용을 증가시켜 칩 제조 단가의 상승으로 이어진다.
X­Filling 기술 또한 JTAG 반도체 테스트 시스템과 같은 방식으로 사용하기 때문에 테스트 시 많은 전이가 발생하여 높은 전력 소모를 어느 정도 줄일 수 있으나, X­Filling 기술이 적용 불가능한 회로를 테스트하는 경우, 높은 전력 소모를 근본적으로 최소화하기에는 한계가 존재하였다.
이와 관련하여 테스트 소모 전력에 따라 유동적으로 시프트 클럭을 조절하는 연구가 진행되고 있으며, 테스트 소모 전력이 높은 경우, 전압 강하(Voltage Drop/IR Drop)에 의해 테스트 과정 자체의 신뢰성이 낮아질 수 있다는 연구 결과도 발표된 바가 있다.
본 발명의 목적은 테스트 시, 시프트­인(Shift­In) 과정과 시프트­아웃(Shift­Out) 과정을 배타적(Exclusive)으로 작동할 수 있는 회로를 추가하여 시프트 과정을 분리함으로써, 평균 전이 횟수와 첨두 전이 값을 최소화하여 테스트 시 요구되는 평균 전력 소모 및 최대 전력 소모를 감소시키고자 한다.
본 발명의 실시예에 따른 IC CHIP의 저전력 테스트 장치의 동작 방법에 있어서, 테스트 대상 반도체(Device Under Test; DUT)에 대한 테스트를 수행하기 위해 테스트 패턴을 입력하는 단계, 배타적으로 시프트­인(Shift­in) 과정 및 시프트­아웃(Shift­out) 과정을 수행하는 분할된 스캔 체인으로 상기 테스트 패턴을 로딩하는 단계 및 로드된 자극에 해당하는 테스트 결과에 기초하여, 상기 테스트 대상 반도체에 대한 테스트를 수행하는 단계를 포함하되, 상기 테스트 패턴을 로딩하는 단계는 상기 분할된 스캔 체인 각각에 배타적으로 스캔 아웃(scan­out) 및 스캔 인(scan­in)의 순서를 배치하는 것을 특징으로 한다.
상기 테스트 패턴을 로딩하는 단계는 시프트­인(Shift­in) 과정 및 시프트­아웃(Shift­out) 과정을 수행하는 분할된 제1 스캔 체인 및 제2 스캔 체인 각각으로 제어 신호를 인가하여, 상기 테스트 패턴에 대한 상기 시프트­인 과정 및 상기 시프트­아웃 과정을 배타적으로 시프트(shift)하도록 로딩할 수 있다.
상기 테스트 패턴을 로딩하는 단계는 대상 회로의 팬 아웃(fan­out)에 기초하여 상기 분할된 스캔 체인 각각으로 상기 시프트­인 과정 및 상기 시프트­아웃 과정의 순서 배치를 위한 상기 스캔 체인 재배열 기법을 적용할 수 있다.
본 발명의 실시예에 따른 IC CHIP의 저전력 테스트 장치에 있어서, 테스트 대상 반도체(Device Under Test; DUT)에 대한 테스트를 수행하기 위해, 상기 테스트 대상 반도체의 테스트 패턴에 대한 시프트­인(Shift­in) 과정 및 시프트­아웃(Shift­out) 과정을 수행하는 분할된 스캔 체인 및 양방향 입출력 패드를 통해 상기 분할된 스캔 체인으로, 상기 시프트­인 과정 및 상기 시프트­아웃 과정을 설정하는 멀티플렉서를 포함하되, 상기 멀티플렉서는 스캔 아웃(scan­out) 및 스캔 인(scan­in)의 순서를 배치하는 것을 특징으로 한다.
상기 분할된 스캔 체인은 하나 이상의 스캔 체인을 단일 스캔 체인으로 간주하고, 상기 단일 스캔 체인을 적어도 둘 이상의 스캔 체인으로 분할된 것일 수 있다.
또한, 본 발명의 실시예에 따른 저전력 테스트 장치는 상기 멀티플렉서 및 상기 양방향 입출력 패드를 통해 상기 시프트­인 과정 및 상기 시프트­아웃 과정을 선택적으로 수행하도록 제어하는 컨트롤러를 더 포함하며, 상기 멀티플렉서는 상기 컨트롤러부터 수신되는 제어 신호를 통해 테스트 경로를 설정할 수 있다.
상기 멀티플렉서는 대상 회로의 팬 아웃(fan­out)에 기초하여 상기 분할된 스캔 체인 각각으로 상기 시프트­인 과정 및 상기 시프트­아웃 과정의 순서 배치를 위한 상기 스캔 체인 재배열 기법을 적용할 수 있다.
상기 양방향 입출력 패드는 적어도 하나 이상의 상기 분할된 스캔 체인에 대해 상기 시프트­인 과정 및 상기 시프트­아웃 과정을 수행할 수 있다.
본 발명의 실시예에 따르면, 시프트 단계에서, 시프트­인 과정과 시프트­아웃 과정을 분할함으로써, 감소된 전이 횟수로 인한 평균 전력을 최소화할 수 있다.
또한, 본 발명의 실시예에 따르면, 배타적인 스캔 체인 재배열 기법을 적용하여 대상 회로의 팬 아웃(Fan­Out)을 고려한 시프트­인 과정 및 시프트­아웃 과정을 수행함으로써, 첨두 전력 소모를 최소화할 수 있다.
또한, 본 발명의 실시예에 따르면, X­Filling, 스캔 체인 재배열 및 회로 삽입과 같은 저전력 테스트 기법과 함께 사용할 수 있으므로, 테스트 전력 소비를 더욱 낮출 수 있으며, 감소된 테스트 전력 소비로 인해 테스트 클럭 주파수(Clock Frequency)가 감소하여 테스트 시간을 단축시킬 수 있다.
도 1a 및 도 1b는 종래 기술과 본 발명에서 스캔 테스트의 시프트 처리에 대한 메커니즘 예를 도시한 것이다.
도 2a 및 도 2b는 종래 기술과 본 발명에서 스캔 테스트의 시프트 처리에 대한 프로세스 예를 도시한 것이다.
도 3은 본 발명의 실시예에 따른 반분할(Half­split) 스캔 체인 구조의 예를 도시한 것이다.
도 4는 본 발명의 실시예에 따른 배타적인 시프트­인 및 시프트­아웃의 하드웨어 도면을 도시한 것이다.
도 5는 본 발명의 실시예에 따른 스캔 체인 재배열 기법을 적용한 배타적인 시프트­인 및 시프트­아웃의 회로 예를 도시한 것이다.
도 6은 본 발명의 실시예에 따른 저전력 테스트 방법의 흐름도를 도시한 것이다.
도 7은 본 발명의 실시예에 따른 저전력 테스트 장치의 세부 구성을 블록도로 도시한 것이다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
본 발명의 실시예들은 입력받은 테스트 대상 반도체(Device Under Test; DUT)의 테스트 패턴을 시프트 하는 단계에서, 시프트­인(Shift­in) 과정과 시프트­아웃(Shift­out) 과정을 분할하며, 대상 회로의 팬 아웃을 고려한 스캔 체인 재배열 기법을 적용하는 것을 그 요지로 한다.
이로 인해 본 발명의 실시예들은, JTAG 회로 구동 시, 각 분할된 스캔 체인에서 배타적(exclusive) 시프트­인 및 시프트­아웃과, 대상 회로의 팬 아웃을 고려한 스캔 체인 재배열을 수행하여 테스트 전력 소모량을 절감할 수 있다. 나아가, 본 발명의 실시예들은, 테스트 전력 소모 절감으로 인해, 테스트 신뢰성을 확보하고, 스캔 시프트 클럭 속도를 증가시키는 것이 가능하므로, 테스트 시간을 절감하여 테스트 비용을 감소시키는 효과를 제공할 수 있다.
또한, 본 발명의 실시예들은, 스캔체인 재배열 또는 X­filling 기법 등의 저전력 스캔 테스트와 같이 사용되어 테스트 전력 소비를 더욱 최소화할 수 있으며, 하드웨어 복잡성(Complexity), 테스트 패턴의 비트 수, 스캔 체인 기법과 같은 디자인 특성과는 상관없이 테스트 전력소비를 상당히 줄일 수 있다.
이하에서는, 도 1 내지 도 7을 참조하여 본 발명에 대해 보다 상세히 설명하고자 한다.
도 1a 및 도 1b는 종래 기술과 본 발명에서 스캔 테스트의 시프트 처리에 대한 메커니즘 예를 도시한 것이다.
보다 상세하게는, 도 1a는 종래 기술에서, 스캔 테스트의 시프트 처리 시 메커니즘(Mechanism)을 도시한 것이고, 도 1b는 본 발명의 실시예에 따른 저전력 테스트 방법 및 장치에서, 스캔 테스트의 배타적인(Exclusive) 시프트­인 및 시프트­아웃 메커니즘을 도시한 것이다.
도 1a를 참조하면, 종래 기술에서, 테스트 자극(Scan Enable)에 따른 스캔 플립플롭(Scan Clock)에 의해, 스캔 아웃풋(Scan Output)의 현재 스캔 테스트 패턴 즉, r1 내지 r6과 스캔 인풋(Scan Input)의 이전 스캔 테스트 패턴 즉, s1 내지 s6의 테스트 결과가 동시에 로드(load) 및 언로드(unload)되는 것을 확인할 수 있다.
반면에 도 1b를 참조하면, 본 발명의 실시예에 따른 저전력 테스트 방법 및 장치에서, 테스트 자극(Scan Enable)에 따른 스캔 플립플롭(Scan Clock)에 의해, 배타적으로 스캔 아웃풋(Scan Output) 및 스캔 인풋(Scan Input)이 수행되는 것을 확인할 수 있다.
즉, 본 발명의 실시예에 따른 저전력 테스트 방법 및 장치는 테스트 패턴을 시프트 하는 단계에서, 시프트­인(Shift­in) 과정과 시프트­아웃(Shift­out) 과정을 분할하며, 이로 인해 테스트 전력 소비를 낮추고, 테스트 시간을 단축시킬 수 있다.
도 2a 및 도 2b는 종래 기술과 본 발명에서 스캔 테스트의 시프트 처리에 대한 프로세스 예를 도시한 것이다.
보다 상세하게는, 도 2a는 종래 기술에서, 스캔 테스트의 시프트 처리 시 프로세스(process)를 도시한 것이고, 도 2b는 본 발명의 실시예에 따른 저전력 테스트 방법 및 장치에서, 스캔 테스트의 배타적인(Exclusive) 시프트­인 및 시프트­아웃 프로세스를 도시한 것이다.
도 2a 및 도 2b를 참조하면, 프로세스(210, 220, 230)는 8개의 스캔 플립플롭(FF1, FF2, FF3, FF4, FF5, FF6, FF7, FF8)에 의해, 언로드되는 캡쳐된 데이터의 높고(High), 낮은(Low) 논리(Logic) 레벨을 'H' 및 'L'로 나타내고, 로드되는 테스트 패턴의 높고(High), 낮은(Low) 논리(Logic) 레벨을 '1' 및 '0'로 나타낸다.
이 때, 8개의 스캔 플립플롭에 의해 캡쳐된 값(Captured value)은 H, L, H, H, L, H, L, H이고, 다음 패턴(Next pattern)은 1, 0, 0, 0, 1, 0, 1, 0인 것으로 가정한다.
도 2a에서 기존의 시프트 프로세스(210)는 8개의 스캔 플립플롭에 의한 전이 횟수(Number of transitions) 7, 7, 7, 7, 7, 7, 6, 6을 나타내므로, 평균 전이 횟수(Average number of transitions)는 6,75을 나타내고, 첨두 전이 값(Peak number of transitions)은 7을 나타낸다.
반면에, 본 발명의 실시예에 따른 저전력 테스트 방법 및 장치는 스캔 테스트의 시프트 처리 시, 배타적인 시프트­아웃 프로세스(220) 및 시프트­인 프로세스(230)를 구동하는 것을 특징으로 하며, 도 2b에서 시프트­아웃 프로세스(220) 및 시프트­인 프로세스(230)는 8개의 스캔 플립플롭에 의한 전이 횟수(Number of transitions) 6, 5, 4, 3, 2, 2, 1, 0, 1, 2, 3, 4, 5, 5, 5, 6을 나타내므로, 평균 전이 횟수(Average number of transitions)는 3.375을 나타내고, 첨두 전이 값(Peak number of transitions)은 6을 나타낸다.
즉, 앞선 결과를 참조하면, 기존의 시프트 프로세스(210)를 진행했을 때보다, 배타적인 시프트­아웃 프로세스(220) 및 시프트­인 프로세스(230)를 진행하였을 때가 평균 전이 횟수 및 첨두 전이 값이 낮은 것을 알 수 있다.
첨두 전이 값은 높은 전력이 요구되므로, 테스트 시에 낮은 테스트 클럭(clock)을 인가할 수 밖에 없으며, 이는 많은 테스트 시간을 요구한다. 상기와 같은 문제점을 극복하기 위해, 본 발명의 실시예에 따른 저전력 테스트 방법 및 장치는 배타적인 시프트­아웃 프로세스(220) 및 시프트­인 프로세스(230)를 이용하며, 이로 인해 첨두 전이 값을 낮추는 효과를 제공한다.
도 3은 본 발명의 실시예에 따른 반분할(Half­split) 스캔 체인 구조의 예를 도시한 것이다.
도 3을 참조하면, 종래 기술은 스캔 테스트 시, 단일 스캔 체인(310)을 사용하였으나, 본 발명의 실시예에 따른 저전력 테스트 방법 및 장치는 종래의 스캔 테스트보다 2배 더 많은 분할된 스캔 체인(321, 322)을 사용한다. 이 때, 분할된 스캔 체인(321, 322)의 개수, 형태, 배치는 이에 한정되지 않는다.
본 발명의 실시예에 따른 저전력 테스트 방법 및 장치의 분할된 스캔 체인(321, 322)의 구조는 테스트 시간 보정과 테스트 전력 감소라는 두 가지 이점을 제공한다.
첫 번째로, 반분할(Half­split)의 분할된 스캔 체인(321, 322)은 종래의 단일 스캔 체인(310) 길이의 절반으로 감소되기 때문에, 배타적인 시프트­인 과정 및 시프트­아웃 과정에 필요한 테스트 시간이 절반으로 감소시킬 수 있다. 결과적으로, 본 발명의 실시예에 따른 저전력 테스트 방법 및 장치는 분할된 스캔 체인(321, 322)을 사용하더라도, 기존 스캔 테스트와 동일한 수의 테스트 주기(Cycle)가 필요하다.
두 번째로, 반분할(Half­split)의 분할된 스캔 체인(321, 322)은 스캔 테스트 동안의 전력 소모를 최소화할 수 있다. 예를 들면, 분할된 스캔 체인(321, 322)에서 발생하는 전이 횟수(Number of transitions)는 종래의 단일 스캔 체인(310)에서 발생하는 전이 횟수보다 작거나 같다. 이에 따라서, 본 발명의 실시예에 따른 저전력 테스트 방법 및 장치는 분할된 스캔 체인(321, 322)을 사용함으로써, 전력 소모를 최소화할 수 있다.
도 3에 도시된 바와 같이, 종래의 단일 스캔 체인(310)을 분할하는 경우, 분할된 스캔 체인(321, 322)은 도 5와 같이 멀티플렉서(Multiplexer)가 추가되므로, 멀티플렉서의 공간 오버헤드(Area overhead)를 고려하여 분할 수가 결정될 수 있다.
도 4는 본 발명의 실시예에 따른 배타적인 시프트­인 및 시프트­아웃의 하드웨어 도면을 도시한 것이다.
도 4를 참조하면, 모든 플립플롭(Flip­Flop, 430)들이 스캔 체인으로 이어져있으며, 체인은 외부 스캔 채널에 의해 접근 가능하다. 도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 저전력 테스트 방법 및 장치는 스캔 테스트를 위한 공유 테스트 채널(Shared Test Channel, 410) 및 스캔 이니셜라이져(Scan Initializer, 420)를 포함할 수 있다.
공유 테스트 채널(410)은 하나의 테스트 채널(Shift I/O Channel)을 사용하여 시프트­인 과정 및 시프트­아웃 과정을 모두 수행하기 위해, 양방향 패드 셀(bidirectional pad cell)을 활용한다.
예를 들면, 시프트­아웃 과정에서 이전 테스트 자극의 캡쳐된 테스트 결과(captured test results)가 양방향 패드 셀을 통해 언로드(unload)되며, 이후 시프트­인 과정에서 양방향 패드 셀을 통해 스캔 체인에 다음 테스트 자극이 로드(load)될 수 있다. 이 때, 양방향 패드 셀은 스캔 테스트가 현재 시프트­인 또는 시프트­아웃 중 어느 것을 수행하는 지를 나타내는 Shift­In Enable 신호에 의해 제어될 수 있다.
스캔 이니셜라이져(420)는 언로드된 유효한 테스트 결과가 존재하는 스캔 플립플롭(430)에서의 불필요한 전이를 방지할 수 있다. 예를 들면, 스캔 이니셜라이져(420)는 시프트­아웃 과정에서 마지막 스캔 플립플롭과 첫 번째 스캔 플립플롭 사이의 피드백 경로를 차단함으로써, 유효 테스트 결과를 언로드하는 스캔 플립플롭(430)에서 동일한 논리 값을 갖도록 할 수 있다. 이 때, 초기화는 시프트­아웃 과정 동안, 첫 번째 스캔 플립플롭의 입력을 스캔 체인에 고정함으로써, 달성될 수 있다.
실시예에 따라서는 멀티플렉서(multiplexer)를 스캔 이니셜라이져(420)로 사용할 수 있다. 멀티플렉서는 선택 신호에 따라, 테스트 채널로부터의 테스트 자극과 첫 번째 스캔 플립플롭의 초기 값 사이의 값을 선택한다. 예를 들어, Shift­In Enable 신호가 0이면, 초기 값은 스캔 체인에 로드되고, 스캔 체인의 스캔 플립플롭(430)은 시프트­아웃이 완료된 후 동일한 논리 값을 갖게 된다.
도 5는 본 발명의 실시예에 따른 스캔 체인 재배열 기법을 적용한 배타적인 시프트­인 및 시프트­아웃의 회로 예를 도시한 것이다.
보다 상세하게는, 도 5는 대상 회로의 팬 아웃(fan­out)을 고려한 시프트­인 과정과 시프트­아웃 과정을 수행할 때, 배타적 스캔 체인 재배열 기법을 적용한 예를 도시한 것이다.
시프트 과정에서 전이 횟수(Number of transitions)는 위치에 따라 다를 수 있다. 예를 들어 도 2b를 참조하면, 시프트­인 프로세스(230)는 앞쪽의 스캔 체인에게, 시프트­아웃 프로세스(220)는 뒤쪽의 스캔 체인에게 많은 전이가 발생하는 것을 알 수 있다.
만약, 시프트­인 프로세스(230)에서 팬 아웃(fan­out)이 큰 스캔 체인이 앞쪽에 배치되어 있는 경우, 첨두 전이 값(Peak number of transitions)에 의하여 높은 전력 소모가 발생할 수 있다. 이에 따라서, 본 발명의 실시예에 따른 저전력 테스트 방법 및 장치는 팬 아웃이 큰 스캔 체인을 시프트­인 프로세스(230) 및 시프트­아웃 프로세스(220)에 따라 재배열하는 기술을 사용하여 전력 소모를 최소화할 수 있다.
도 5를 참조하면, 대상 회로는 분할된 제1 스캔 체인(510) 및 제2 스캔 체인(520)을 포함하며, 제1 스캔 체인(510) 및 제2 스캔 체인(520)에 앞서 제1 멀티플렉서(multiplexer, 511) 및 제2 멀티플렉서(521)를 포함할 수 있다.
일 예로 도 5에서, 제1 스캔 체인(510)의 팬 아웃(fan­out)이 크다고 가정한 경우, 시프트­아웃 과정에서는 Shift­Out Enable이 1이 되어 스캔 입출력(Scan Input/Output: I/O)으로부터 데이터가 입력되고, 스캔체인의 순서가 AB 즉, 제1 스캔 체인(510) 및 제2 스캔 체인(520)이 된다. 반대로, 시프트­인 과정에서는 스캔 입출력으로부터 데이터가 출력되고, 스캔체인의 순서가 BA 즉, 제2 스캔 체인(520) 및 제1 스캔 체인(510)이 된다.
즉, 본 발명의 실시예에 따른 저전력 테스트 방법 및 장치는 스캔 체인(510, 520)에서 시프트­인 과정과 시프트­아웃 과정을 수행할 때, 대상 회로의 팬 아웃을 고려하여 스캔 체인 재배열 기법을 적용함으로써, 첨두 전력 소모를 최소화할 수 있다.
또한 도 5를 참조하면, 본 발명의 실시예에 따른 저전력 테스트 방법 및 장치는 멀티플렉서(511, 521)의 공간 오버헤드(area overhead)를 고려하여 스캔 체인(510, 520)의 분할 수를 결정할 수 있다.
실시예에 따라서, 대상 회로에서 면적 대비 멀티플렉서의 공간 오버헤드를 1%로 제한하여 스캔 체인 당 추가 가능한 멀티플렉서가 10개인 경우, 각 스캔 체인을 10분할할 수 있다.
이 때, 스캔 체인의 분할 시, 분할 지점은 다양한 방법으로 결정될 수 있다. 일 예로, 스캔 체인이 10개로 분할되는 경우, 각 스캔 체인은 동일한 길이를 가지는 10개의 파티션으로 분할될 수 있다. 또 다른 예로, 각 스캔 체인은 스캔 체인 상의 스캔 플립플롭의 팬 아웃(fan­out)에 따라 분할될 수도 있다. 예를 들면, 분할된 10개의 스캔 체인은 각 10%의 팬 아웃을 가지는 플립플롭들을 하나의 파티션으로 구성하여 총 10개의 파티션으로 분할될 수 있으며, 각 스캔 체인 파티션의 길이는 서로 다를 수 있다.
도 6은 본 발명의 실시예에 따른 저전력 테스트 방법의 흐름도를 도시한 것이고, 도 7은 본 발명의 실시예에 따른 저전력 테스트 장치의 세부 구성을 블록도로 도시한 것이다.
도 6을 참조하면, 본 발명의 실시예에 따른 저전력 테스트 방법은 도 7에 도시된 본 발명의 실시예에 따른 저전력 테스트 장치에 의해 수행되는 것으로, 컴퓨터에서 판독 가능한 매체에 저장된 컴퓨터 프로그램의 형태로 구현될 수 있다.
이를 위해, 도 7에서 본 발명의 실시예에 따른 저전력 테스트 장치(700)는 분할된 스캔 체인(710), 멀티플렉서(720) 및 컨트롤러(730)를 포함한다. 또한, 도 6의 각 단계들(단계 610 내지 단계 630)은 도 7의 저전력 테스트 장치(700)의 구성요소들 즉, 스캔 체인(710), 멀티플렉서(720) 및 컨트롤러(730)에 의해 수행될 수 있다.
단계 610에서, 본 발명의 실시예에 따른 저전력 테스트 방법은 테스트 대상 반도체(Device Under Test; DUT)에 대한 테스트를 수행하기 위해 테스트 패턴을 입력한다.
예를 들면, 테스트 대상 반도체는 테스트가 수행되는 반도체일 수 있으며, 테스트 대상 반도체에 대한 테스트를 수행하지 않는 경우, 테스트 대상 반도체는 컨트롤러(730)에 의해 미리 설정된 일반적인 동작이 수행될 수 있다.
이 때, 컨트롤러(730)는 멀티플렉서(720) 및 양방향 입출력 패드를 통해 시프트­인 과정 및 시프트­아웃 과정을 선택적으로 수행하도록 제어할 수 있다. 상기 양방향 입출력 패드는 적어도 하나 이상의 분할된 스캔 체인(710)에 대해 시프트­인 과정 및 시프트­아웃 과정을 수행할 수 있다.
단계 620에서, 멀티플렉서(720)는 양방향 입출력 패드를 통해 배타적으로 시프트­인(Shift­in) 과정 및 시프트­아웃(Shift­out) 과정을 수행하는 분할된 스캔 체인(710)으로 테스트 패턴을 설정한다. 이 때, 멀티플렉서(720)는 스캔 체인 재배열 기법을 적용하여 분할된 스캔 체인(710) 각각에 배타적으로 스캔 아웃(scan­out) 및 스캔 인(scan­in)의 순서를 배치한다. 예를 들면, 멀티플렉서(720)는 분할된 스캔 체인(710)에 대해 배타적으로 스캔 아웃(scan­out) 및 스캔 인(scan­in)을 설정하여 시프트­인 과정 및 시프트­아웃 과정을 수행할 수 있다.
여기서, 분할된 스캔 체인(710)은 테스트 대상 반도체(Device Under Test; DUT)에 대한 테스트를 수행하기 위해, 테스트 대상 반도체의 테스트 패턴에 대한 시프트­인(Shift­in) 과정 및 시프트­아웃(Shift­out) 과정을 수행한다. 나아가, 분할된 스캔 체인(710)은 하나 이상의 스캔 체인을 단일 스캔 체인으로 간주하고, 단일 스캔 체인을 적어도 둘 이상의 스캔 체인으로 분할된 것일 수 있다. 이 때, 스캔 체인의 분할 개수, 배치 형태, 길이는 한정하지 않는다.
단계 620에서, 멀티플렉서(720)는 컨트롤러(730)로부터 수신되는 제어 신호를 통해 테스트 경로를 설정할 수 있다. 예를 들면, 멀티플렉서(720)는 시프트­인(Shift­in) 과정 및 시프트­아웃(Shift­out) 과정을 수행하는 분할된 제1 스캔 체인 및 제2 스캔 체인 각각으로 제어 신호를 인가하여, 테스트 패턴에 대한 시프트­인 과정 및 시프트­아웃 과정을 배타적으로 시프트(shift)하도록 로딩할 수 있다. 또한, 멀티플렉서(720)는 제어 신호에 기초하여 테스트 결과에 따른 스캔 아웃(scan out) 및 스캔 인(scan in) 동작의 순서를 재배치할 수도 있다.
또한, 단계 620에서, 멀티플렉서(720)는 대상 회로의 팬 아웃(fan­out)에 기초하여 분할된 스캔 체인(710) 각각으로 시프트­인 과정 및 시프트­아웃 과정의 순서 배치를 위한 스캔 체인 재배열 기법을 적용할 수 있다.
단계 630에서, 본 발명의 실시예에 따른 저전력 테스트 방법은 로드된 자극에 해당하는 테스트 결과에 기초하여, 테스트 대상 반도체에 대한 테스트를 수행한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
210: 기존의 시프트 프로세스
220: 시프트­아웃 프로세스
230: 시프트­인 프로세스
310: 단일 스캔 체인
321, 322, 510, 520: 분할된 스캔 체인
410: 공유 테스트 채널
420: 스캔 이니셜라이져
430: 스캔 플립플롭
511, 521: 멀티플렉서

Claims (8)

  1. IC CHIP의 저전력 테스트 장치의 동작 방법에 있어서,
    테스트 대상 반도체(Device Under Test; DUT)에 대한 테스트를 수행하기 위해 테스트 패턴을 입력하는 단계;
    배타적으로 시프트­인(Shift­in) 과정 및 시프트­아웃(Shift­out) 과정을 수행하는 분할된 스캔 체인으로 상기 테스트 패턴을 로딩하는 단계; 및
    로드된 자극에 해당하는 테스트 결과에 기초하여, 상기 테스트 대상 반도체에 대한 테스트를 수행하는 단계를 포함하되,
    상기 테스트 패턴을 로딩하는 단계는
    하나 이상의 스캔 체인을 단일 스캔 체인으로 간주하고, 상기 단일 스캔 체인을 적어도 둘 이상의 스캔 체인으로 분할된 것으로, 테스트 시간을 절반으로 감소시키고, 전력 소모를 최소화하는 상기 분할된 스캔 체인을 이용하며, 상기 분할된 스캔 체인 각각에 배타적으로 스캔 아웃(scan-out) 및 스캔 인(scan-in)의 순서를 배치하여 평균 전이 횟수 및 첨두 전이 값을 낮추는 것을 특징으로 하는 저전력 테스트 방법.
  2. 제1항에 있어서,
    상기 테스트 패턴을 로딩하는 단계는
    시프트­인(Shift­in) 과정 및 시프트­아웃(Shift­out) 과정을 수행하는 분할된 제1 스캔 체인 및 제2 스캔 체인 각각으로 제어 신호를 인가하여, 상기 테스트 패턴에 대한 상기 시프트­인 과정 및 상기 시프트­아웃 과정을 배타적으로 시프트(shift)하도록 로딩하는 저전력 테스트 방법.
  3. 제2항에 있어서,
    상기 테스트 패턴을 로딩하는 단계는
    대상 회로의 팬 아웃(fan­out)에 기초하여 상기 분할된 스캔 체인 각각으로 상기 시프트­인 과정 및 상기 시프트­아웃 과정의 순서 배치를 위한 상기 스캔 체인 재배열 기법을 적용하는 저전력 테스트 방법.
  4. IC CHIP의 저전력 테스트 장치에 있어서,
    테스트 대상 반도체(Device Under Test; DUT)에 대한 테스트를 수행하기 위해, 상기 테스트 대상 반도체의 테스트 패턴에 대한 시프트­인(Shift­in) 과정 및 시프트­아웃(Shift­out) 과정을 수행하는 분할된 스캔 체인; 및
    양방향 입출력 패드를 통해 상기 분할된 스캔 체인으로, 상기 시프트­인 과정 및 상기 시프트­아웃 과정을 설정하는 멀티플렉서를 포함하되,
    상기 분할된 스캔 체인은
    하나 이상의 스캔 체인을 단일 스캔 체인으로 간주하고, 상기 단일 스캔 체인을 적어도 둘 이상의 스캔 체인으로 분할된 것으로, 테스트 시간을 절반으로 감소시키고, 전력 소모를 최소화하며,
    상기 멀티플렉서는
    스캔 아웃(scan­out) 및 스캔 인(scan­in)의 순서를 배치하여 평균 전이 횟수 및 첨두 전이 값을 낮추는 것을 특징으로 하는 저전력 테스트 장치.
  5. 삭제
  6. 제4항에 있어서,
    상기 멀티플렉서 및 상기 양방향 입출력 패드를 통해 상기 시프트­인 과정 및 상기 시프트­아웃 과정을 선택적으로 수행하도록 제어하는 컨트롤러
    를 더 포함하며,
    상기 멀티플렉서는
    상기 컨트롤러부터 수신되는 제어 신호를 통해 테스트 경로를 설정하는 저전력 테스트 장치.
  7. 제6항에 있어서,
    상기 멀티플렉서는
    대상 회로의 팬 아웃(fan­out)에 기초하여 상기 분할된 스캔 체인 각각으로 상기 시프트­인 과정 및 상기 시프트­아웃 과정의 순서 배치를 위한 상기 스캔 체인 재배열 기법을 적용하는 저전력 테스트 장치.
  8. 제6항에 있어서,
    상기 양방향 입출력 패드는
    적어도 하나 이상의 상기 분할된 스캔 체인에 대해 상기 시프트­인 과정 및 상기 시프트­아웃 과정을 수행하는 저전력 테스트 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102279047B1 (ko) * 2020-03-31 2021-07-16 연세대학교 산학협력단 필터를 이용한 스캔 체인 고장 진단 방법 및 그를 위한 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010089208A (ko) * 2000-03-09 2001-09-29 윌리엄 비. 켐플러 저전력 동작을 위한 스캔-ｂｉｓｔ 아키텍쳐의 적응
US20040123198A1 (en) * 2002-12-20 2004-06-24 International Business Machines Corporation Method and apparatus for reducing power dissipation in latches during scan operation
JP2006163688A (ja) * 2004-12-06 2006-06-22 Fujitsu Ltd スキャンチェーンの形成方法および集積回路の試験方法
US20160274185A1 (en) * 2015-03-20 2016-09-22 Renesas Electronics Corporation Semiconductor device, electronic device, and self-diagnosis method for semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010089208A (ko) * 2000-03-09 2001-09-29 윌리엄 비. 켐플러 저전력 동작을 위한 스캔-ｂｉｓｔ 아키텍쳐의 적응
US20040123198A1 (en) * 2002-12-20 2004-06-24 International Business Machines Corporation Method and apparatus for reducing power dissipation in latches during scan operation
JP2006163688A (ja) * 2004-12-06 2006-06-22 Fujitsu Ltd スキャンチェーンの形成方法および集積回路の試験方法
US20160274185A1 (en) * 2015-03-20 2016-09-22 Renesas Electronics Corporation Semiconductor device, electronic device, and self-diagnosis method for semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102279047B1 (ko) * 2020-03-31 2021-07-16 연세대학교 산학협력단 필터를 이용한 스캔 체인 고장 진단 방법 및 그를 위한 장치

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