JP6054597B2 - 半導体集積回路 - Google Patents
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Description
3 パターン展開回路
5 パターン圧縮回路
6 クロック制御フリップフロップ(FFC)
7 遷移スキャン用クロック制御回路
8a ラッチ回路
8b ゲート
9 分周回路
10 圧縮スキャン回路
12 スキャン入力端子
14 スキャン出力端子
15,17 テスト対象組合せ回路
FF1〜FF36 スキャンフリップフロップ(スキャンFF)
Claims (3)
- 高速クロックグループに属する論理回路ブロックおよび低速クロックグループに属する論理回路ブロックを含む、動作周波数の異なる複数の論理回路ブロックを有し、遷移スキャンテストを実行可能に構成された半導体集積回路であって、
クロック供給源より、前記複数の論理回路ブロックの動作周波数各々に相当する周波数の複数のクロック信号を供給するクロック供給手段と、
前記クロック供給手段より前記高速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記高速クロックグループに属するフリップフロップおよび前記低速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記低速クロックグループに属するフリップフロップの双方を含む複数のフリップフロップを各々が備え、該複数のフリップフロップにおいて前段のフリップフロップのデータ出力端子と次段のフリップフロップのスキャンデータ入力端子とを互いに接続してスキャンシフト動作とキャプチャ動作の切換えが可能に構成された複数のスキャンチェーンと、該複数のスキャンチェーンのスキャン入力側に接続されたパターン展開回路と、該複数のスキャンチェーンのスキャン出力側に接続されたパターン圧縮回路とを有し、該複数のスキャンチェーンを構成する一部のフリップフロップのデータ出力端子が前記複数の論理回路ブロックの信号入力端子に接続され、該複数の論理回路ブロックの信号出力端子を、前記複数のスキャンチェーンを構成する他の一部のフリップフロップのデータ入力端子に接続して構成された圧縮スキャン回路と、
前記複数のスキャンチェーンのいずれかに接続され、前記スキャンシフト動作において値が設定されるクロック制御用フリップフロップを含み、前記クロック制御用フリップフロップに設定された値に基づいて、前記キャプチャ動作において、前記複数のスキャンチェーンを構成する複数のフリップフロップのうち、特定のフリップフロップへの前記クロック信号の供給を停止するクロック制御手段と、を備え、
前記複数のクロック信号のうち、前記特定のフリップフロップへ供給されるクロック信号の周波数が、該特定のフリップフロップ以外のフリップフロップへ供給されるクロック信号の周波数よりも低速である
半導体集積回路。 - 前記クロック制御手段は、前記遷移スキャンテストの実行を許可するスキャンイネーブル信号の値と、前記クロック制御用フリップフロップに設定された値との論理和が所定の値をとるとき、前記特定のフリップフロップへのクロック信号の供給を停止するクロックゲーティング手段を備える請求項1記載の半導体集積回路。
- 前記複数のクロック信号の一つは、前記クロック供給源を入力とする分周回路の出力であることを特徴とする請求項1または2に記載の半導体集積回路。
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