JP5035665B2 - 半導体集積回路、半導体集積回路のテストパターン生成装置 - Google Patents
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そして、前記記憶部(23)から読み出した前記ネットリスト(31)と前記スキャンパス情報(32)とに基づいて、前記複数のスキャンパス(2−1〜2−n)から任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路(5)を前記LSIに構成するスキャンパス制御回路挿入処理部(41)と、前記記憶部(23)から読み出した前記パラメータ(33)に示される前記LSIが前記通常動作モードのときの動作率に基づいて、前記LSIの消費電力と電源ノイズ量とを予測した予測消費電力データと予測電源ノイズ量データとを生成する消費電力/電源ノイズ見積もり処理部(42)と、前記記憶部(23)から読み出した前記パラメータ(33)に示されるテスト条件と前記予測消費電力データと前記予測電源ノイズ量データとに基づいて、スキャンパス組み合わせデータを作成するテスト組み合わせ作成処理部(43)と、前記スキャンパス経路の組み合わせに基づいて前記テストパターン(34)を生成するテストパターン作成処理部(44)とを具備するように、そのテストパターン生成装置(11)を構成する。
ここで、前記スキャンパス制御回路挿入処理部(41)は、前記複数のスキャンパス(2−1〜2−n)のスキャンインとスキャンアウトとに基づいて、前記スキャンパス制御回路(5)と、前記スキャンパス経路を特定するための論理回路(6)を構成する機能を備えていることが好ましい。また、前記テスト組み合わせ作成処理部(43)は、前記テスト条件に対応し、かつ、未テストのスキャンパス経路が発生しないように、前記複数のスキャンパス(2−1〜2−n)を組み合わせて前記スキャンパス組み合わせデータを作成することが好ましい。
[a]前記記憶部(23)から読み出した前記ネットリスト(31)と前記スキャンパス情報(32)とに基づいて、前記LSIに、前記複数のスキャンパス(2−1〜2−n)から任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路(5)を構成するステップと、
[b]前記パラメータ(33)に示される前記通常動作モードの動作率に基づいて、前記LSIの消費電力と電源ノイズ量とを予測した予測消費電力データと予測電源ノイズ量データとを生成するステップと、
[c]前記パラメータ(33)に示されるテスト条件と前記予測消費電力データと前記予測電源ノイズ量データとに基づいて、スキャンパス組み合わせデータを作成するステップと、
[d]前記スキャンパス経路の組み合わせに基づいて前記テストパターン(34)を生成するステップと
を具備し、
前記[a]ステップは、
前記複数のスキャンパス(2−1〜2−n)のスキャンインとスキャンアウトとに基づいて、前記スキャンパス制御回路(5)を構成するステップと、
前記スキャンパス経路を特定するための論理回路を構成するステップと
を含み、
前記[c]ステップは、
前記テスト条件に対応し、かつ、未テストのスキャンパス経路が発生しないように、前記複数のスキャンパス(2−1〜2−n)を組み合わせて前記スキャンパス組み合わせデータを作成するステップを含む方法をコンピュータに実行させるための手順を示すものであることが好ましい。
[e]テストモード時に前記LSIを前記テストパターン(34)に基づいて動作させたときの消費電力と電源ノイズ量とを算出するステップ
を具備し、
前記[e]ステップは、
算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応しないときに、前記テスト組み合わせ作成処理部(43)に新たなテストパターン(34)の生成を指示するステップを含む方法をコンピュータに実行させるための手順を示すものであっても良い。
[f]前記算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応する他のスキャンパス経路の組み合わせを作成し、
前記スキャンパス経路の組み合わせによるテスト回数と前記他のスキャンパス経路の組み合わせによるテスト回数との比較に基づいて、テスト回数が少ないテストパターン(34)を生成するステップを具備する方法をコンピュータに実行させるための手順を示すものであっても良い。
以下に、図面を参照して、本発明を実施するための形態について説明を行う。図1は、本実施形態のスキャンパス圧縮回路1の構成を例示する回路図である。本実施形態のスキャンパス圧縮回路1は、LSIテストが実行される集積回路に備えられていることが好ましい。図1を参照すると、本実施形態のスキャンパス圧縮回路1は、スキャンパス回路2と、パタン生成器3と、出力圧縮器4とを含んで構成されている。また、スキャンパス回路2には、スキャンパス制御回路5と複数の迂回用論理回路(第1スキャンパス迂回用論理回路6−1〜第nスキャンパス迂回用論理回路6−n)とが備えられている。
以下に、図面を参照して本発明を実施するための第2形態について説明を行う。図6は、第2実施形態におけるテストパターン生成装置11の構成を例示するブロック図である。第2実施形態のテストパターン生成装置11は、第1実施形態のテストパターン生成装置11に、さらに、テスト組み合わせ再作成処理部46を含んで構成されている。なお、テスト組み合わせ再作成処理部46以外の各要素の構成・動作は、第1実施形態と同様である。したがって、以下の実施形態では、上述した各要素の詳細な説明を省略する。
2…スキャンパス回路
2−1…第1スキャンパス群
2−2…第2スキャンパス群
2−3…第3スキャンパス群
2−4…第4スキャンパス群
2−n…第nスキャンパス群
3…パタン生成器
4…出力圧縮器
5…スキャンパス制御回路
6…スキャンパス迂回用論理回路
6−1…第1スキャンパス迂回用論理回路
6−2…第2スキャンパス迂回用論理回路
6−3…第3スキャンパス迂回用論理回路
6−4…第4スキャンパス迂回用論理回路
6−n…第nスキャンパス迂回用論理回路
7−1…第1スキャンパス用クロック
7−2…第2スキャンパス用クロック
7−3…第3スキャンパス用クロック
7−4…第4スキャンパス用クロック
7−n…第nスキャンパス用クロック
8−1…第1スキャンパス制御命令
8−2…第2スキャンパス制御命令
8−3…第3スキャンパス制御命令
8−n…第nスキャンパス制御命令
11…テストパターン生成装置
12…入力装置
13…表示装置
21…CPU
22…メモリ
23…大容量記憶装置
24…バス
25…データ格納領域
26…プログラム格納領域
31…ネットリスト
32…スキャンパス情報
33…パラメータ
34…テストパターン
41…スキャンパス制御回路挿入処理部
42…電力/電源ノイズ見積もり処理部
43…テスト組み合わせ作成処理部
44…テストパターン作成処理部
45…電力/電源ノイズ計算処理部
46…テスト組み合わせ再作成処理部
51…迂回制御テーブル
Claims (2)
- 通常動作モードとテストモードとを有するLSIのテストに使用されるテストパターンを生成するテストパターン生成装置であって、
前記LSIのネットリストと前記LSIに含まれる複数のスキャンパスを示すスキャンパス情報と前記LSIに関連するパラメータを記憶する記憶部と、
前記記憶部から読み出した前記ネットリストと前記スキャンパス情報とに基づいて、前記複数のスキャンパスから任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路を、前記LSIに構成するスキャンパス制御回路挿入処理部と、
前記記憶部から読み出した前記パラメータに基づいて、前記LSIの消費電力と電源ノイズ量とを予測した予測消費電力データと予測電源ノイズ量データとを生成する消費電力/電源ノイズ見積もり処理部と、
前記記憶部から読み出した前記パラメータに示されるテスト条件と前記予測消費電力データと前記予測電源ノイズ量データとに基づいて、スキャンパス組み合わせデータを作成するテスト組み合わせ作成処理部と、
前記スキャンパス経路の組み合わせに基づいて前記テストパターンを生成するテストパターン作成処理部と、
テストモード時に前記LSIを前記テストパターンに基づいて動作させたときの消費電力と電源ノイズ量とを算出する電力/電源ノイズ量計算処理部と、
テスト組み合わせ再作成処理部とを具備し、
前記スキャンパス制御回路挿入処理部は、
前記複数のスキャンパスのスキャンインとスキャンアウトとに基づいて、前記スキャンパス制御回路と、前記スキャンパス経路を特定するための論理回路を構成し、
前記テスト組み合わせ作成処理部は、
前記テスト条件に対応し、かつ、未テストのスキャンパス経路が発生しないように、前記複数のスキャンパスを組み合わせて前記スキャンパス組み合わせデータを作成し、
前記電力/電源ノイズ量計算処理部は、
算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応しないときに、前記テスト組み合わせ作成処理部に新たなテストパターンの生成を指示し、
前記テスト組み合わせ再作成処理部は、
前記算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応する他のスキャンパス経路の組み合わせを作成し、
前記スキャンパス経路の組み合わせによるテスト回数と前記他のスキャンパス経路の組み合わせによるテスト回数との比較に基づいて、テスト回数が少ないテストパターンを生成する
テストパターン生成装置。 - LSIのネットリストと前記LSIに含まれる複数のスキャンパスを示すスキャンパス情報と前記LSIに関連するパラメータを記憶する記憶部とを備えるコンピュータを、通常動作モードとテストモードとを有するLSIのテストに使用されるテストパターンを生成するテストパターン生成装置として機能させるためのテストパターン生成プログラムであって、
(a)前記記憶部から読み出した前記ネットリストと前記スキャンパス情報とに基づいて、前記LSIに、前記複数のスキャンパスから任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路を構成するステップと、
(b)前記パラメータに基づいて、前記LSIの消費電力と電源ノイズ量とを予測した予測消費電力データと予測電源ノイズ量データとを生成するステップと、
(c)前記パラメータに示されるテスト条件と前記予測消費電力データと前記予測電源ノイズ量データとに基づいて、スキャンパス組み合わせデータを作成するステップと、
(d)前記スキャンパス経路の組み合わせに基づいて前記テストパターンを生成するステップと、
(e)テストモード時に前記LSIを前記テストパターンに基づいて動作させたときの消費電力と電源ノイズ量とを算出するステップと
(f)前記算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応する他のスキャンパス経路の組み合わせを作成し、
前記スキャンパス経路の組み合わせによるテスト回数と前記他のスキャンパス経路の組み合わせによるテスト回数との比較に基づいて、テスト回数が少ないテストパターンを生成するステップとを具備し、
前記(a)ステップは、
前記複数のスキャンパスのスキャンインとスキャンアウトとに基づいて、前記スキャンパス制御回路を構成するステップと、
前記スキャンパス経路を特定するための論理回路を構成するステップと
を含み、
前記(c)ステップは、
前記テスト条件に対応し、かつ、未テストのスキャンパス経路が発生しないように、前記複数のスキャンパスを組み合わせて前記スキャンパス組み合わせデータを作成するステップを含み、
前記(e)ステップは、
算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応しないときに、前記(c)ステップを実行するテスト組み合わせ作成処理部に新たなテストパターンの生成を指示するステップを含む
方法をコンピュータに実行させるための手順を示す
テストパターン生成プログラム。
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