JP5158087B2 - 半導体集積回路装置および半導体集積回路装置の試験方法 - Google Patents
半導体集積回路装置および半導体集積回路装置の試験方法 Download PDFInfo
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Description
1 キャッシュメモリ
2 入力レジスタ
6 出力セレクタ
9 アドレスレジスタ
11 RAMコア
12 論理回路ブロック
13 リード/ライト制御回路
14 デコーダ
15 タイミング生成回路
16 メモリセルアレイ
17 レジスタブロック
Claims (7)
- 論理回路と、
前記論理回路によってデータが書き込まれ或いは読み出されるメモリ回路と、
前記論理回路が前記メモリ回路内のメモリセルアレイにデータを書き込む際に当該データを保持する前記メモリ回路内の入力レジスタ回路と、
前記入力レジスタ回路からの出力と、前記メモリ回路内の前記メモリセルアレイからの出力とのうちのいずれかを選択して論理回路に出力するセレクタ回路とを備える半導体集積回路装置であって、
前記セレクタ回路で前記入力レジスタ回路からの出力を選択して前記論理回路に出力することで前記論理回路の動作試験を行い、
更に前記セレクタ回路で前記メモリセルアレイからの出力を選択し、前記入力レジスタ回路に保持された動作試験用のデータを前記メモリ回路内の前記メモリセルアレイに書き込み、当該動作試験用のデータを用いて前記論理回路の動作試験を行う構成とされてなる半導体集積回路装置。 - 前記動作試験用のデータは、スキャンシフト動作により前記入力レジスタ回路に設定される請求項1に記載の半導体集積回路装置。
- 論理回路と、
前記論理回路によってデータが書き込まれ或いは読み出されるメモリ回路と、
前記論理回路が前記メモリ回路内のメモリセルアレイにデータを書き込む際に当該データを保持する前記メモリ回路内の入力レジスタ回路と、
前記入力レジスタ回路からの出力と、前記メモリ回路内の前記メモリセルアレイからの出力とのうちのいずれかを選択して論理回路に出力するセレクタ回路とを備える半導体集積回路装置であって、
前記セレクタ回路で前記入力レジスタ回路からの出力を選択して前記論理回路に出力することで前記論理回路の動作試験を行い、
更に前記セレクタ回路で前記入力レジスタからの出力を選択し、前記入力レジスタ回路に保持された動作試験用のデータを前記メモリ回路内の前記メモリセルアレイに書き込み、当該動作試験用のデータを用いて前記論理回路の動作試験と前記メモリ回路内の前記メモリセルアレイへの書き込みを並行して行う構成とされてなる半導体集積回路装置。 - 前記メモリ回路は、キャッシュメモリを構成するメモリ回路とされてなる請求項1に記載の半導体集積回路装置。
- 論理回路と、前記論理回路によってデータが書き込まれ或いは読み出されるメモリ回路と、前記論理回路が前記メモリ回路内のメモリセルアレイにデータを書き込む際に当該データを保持する入力レジスタ回路と、前記入力レジスタ回路からの出力と、前記メモリ回路内の前記メモリセルアレイからの出力とのうちのいずれかを選択して論理回路に出力するセレクタ回路とを備える半導体集積回路装置の試験方法であって、
動作試験用のデータを前記入力レジスタ回路に保持させるデータ保持段階と、
データ保持段階で前記入力レジスタ回路に保持された動作試験用のデータを、前記セレクタ回路で選択して前記論理回路に入力するデータ入力段階と、
前期データ入力段階で入力された動作試験用のデータを用いて、前記論理回路の動作試験を行う試験段階と、
データ保持段階で前記入力レジスタ回路に保持された動作試験用のデータを前記メモリ回路内の前記メモリセルアレイに書き込む書き込み段階と、
書き込み段階で前記メモリ回路内の前記メモリセルアレイに書き込まれた動作試験用のデータを前記メモリ回路内の前記メモリセルアレイから読み出す読み出し段階と、
読み出し段階で前記メモリ回路内の前記メモリセルアレイから読み出された動作試験用のデータを前記セレクタ回路で選択して前記論理回路の動作試験を行う第二の試験段階とを有する半導体集積回路装置の試験方法。 - 前記動作試験用のデータは、スキャンシフト動作により前記入力レジスタ回路に設定される構成とされてなる請求項5に記載の半導体集積回路装置の試験方法。
- 前記メモリ回路はキャッシュメモリを構成するメモリ回路とされてなる請求項5に記載の半導体集積回路装置の試験方法。
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