JP4693526B2 - 半導体集積回路、および、半導体集積回路のテスト方法 - Google Patents
半導体集積回路、および、半導体集積回路のテスト方法 Download PDFInfo
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Description
2 システムロジック回路
3 ランダムアクセスメモリ
4 メモリ組み込み自己試験(BIST)回路
5 ロジック組み込み自己試験(BIST)回路
6 メモリ周辺組み合わせ論理回路
7乃至9 組み合わせ論理回路
11乃至14 スキャンチェーン
21乃至25 セレクタ論理回路
47 クロック制御回路
Claims (5)
- ランダムアクセスメモリと、
前記ランダムアクセスメモリの故障テストの合格の後に、メモリ用テストパタンを前記ランダムアクセスメモリに書き込むメモリBIST回路と、
前記ランダムアクセスメモリおよびメモリBIST回路とは独立して構成され、前記ランダムアクセスメモリが読み出し動作条件に設定された状態で自動パタン生成により生成されたロジック用テストパタンのシフトインを行うスキャンチェーンと、
前記スキャンチェーンとでシステムロジック回路を構成可能な組み合わせ論理回路を有し、
前記ロジック用テストパタンに起因し前記組み合わせ論理回路を経由した読み出し命令信号により、前記ランダムアクセスメモリは前記メモリ用テストパタンから読み出した読み出しデータ信号を出力し、前記読み出しデータ信号に起因し前記組み合わせ論理回路を経由したテスト結果が前記スキャンチェーンに入力し、前記スキャンチェーンが前記テスト結果のシフトアウトを行うことを特徴とする半導体集積回路。 - 前記シフトインと並行して前記メモリ用テストパタンの書き込みを行う際に、前記メモリ用テストパタンの書き込みより前記シフトインが先に終了する場合は、前記シフトインの終了から前記メモリ用テストパタンの書き込みが終了するまで、前記スキャンチェーンが受信するスキャンクロックを止めるクロック制御回路をさらに有することを特徴とする請求項1に記載の半導体集積回路。
- ランダムアクセスメモリが読み出し動作条件に設定された状態で自動パタン生成によりロジック用テストパタンを生成し、
メモリBIST回路がランダムアクセスメモリの故障テストを行い、
前記故障テストの合格の後に、前記メモリBIST回路が前記メモリ用テストパタンを前記ランダムアクセスメモリに書き込み、
前記ランダムアクセスメモリおよびメモリBIST回路とは独立して構成され、組み合わせ論理回路とでシステムロジック回路を構成可能なスキャンチェーンが、前記ロジック用テストパタンのシフトインを行い、
前記ロジック用テストパタンに起因し前記組み合わせ論理回路を経由した読み出し命令信号により、前記ランダムアクセスメモリは前記メモリ用テストパタンから読み出した読み出しデータ信号を出力し、
前記読み出しデータ信号に起因し前記組み合わせ論理回路を経由したテスト結果が前記スキャンチェーンに入力し、
前記スキャンチェーンが前記テスト結果のシフトアウトを行うことを特徴とする半導体集積回路のテスト方法。 - 前記シフトインと並行して前記メモリ用テストパタンの書き込みを行う際に、前記メモリ用テストパタンの書き込みより前記シフトインが先に終了する場合は、前記シフトインの終了から前記メモリ用テストパタンの書き込みが終了するまで、前記スキャンチェーンが受信するスキャンクロックを止めることを特徴とする請求項3に記載の半導体集積回路のテスト方法。
- ランダムアクセスメモリの複数の入力に接続するメモリBIST回路が前記ランダムアクセスメモリの故障テストを行い、
前記入力の一部をメモリBIST回路に接続し、他の前記入力をシステムロジック回路に接続するという条件で自動パタン生成によりロジック用テストパタンを生成し、
前記故障テストの合格の後に、前記メモリBIST回路内のスキャンチェーンを用いてテストパタンを前記ランダムアクセスメモリに書き込み、
前記ランダムアクセスメモリおよびメモリBIST回路とは独立して構成され、組み合わせ論理回路とで前記システムロジック回路を構成可能なスキャンチェーンが、前記ロジック用テストパタンのシフトインを行い、
前記ロジック用テストパタンに起因し前記組み合わせ論理回路を経由した読み出し命令信号により、前記ランダムアクセスメモリは前記メモリ用テストパタンに基づいて読み出しデータ信号を出力し、
前記読み出しデータ信号に起因し前記組み合わせ論理回路を経由したテスト結果が前記スキャンチェーンに入力し、
前記スキャンチェーンが前記テスト結果のシフトアウトを行うことを特徴とする半導体集積回路のテスト方法。
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