JP4693526B2

JP4693526B2 - 半導体集積回路、および、半導体集積回路のテスト方法

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Description

本発明は、ランダムアクセスメモリ（ＲＡＭ）とシステムロジック回路を搭載する半導体集積回路、および、その半導体集積回路のテスト方法に関する。

従来、スキャンチェーンによるスキャンデザインで、半導体集積回路に搭載されたシステムロジック回路のテストをする場合、半導体集積回路に搭載されたＲＡＭの周辺にバイパス論理部を付加し、システムロジック回路のテスト中は信号がＲＡＭをバイパスするようにしている。これにより、システムロジック回路の故障検出率の向上とテストパタン数の削減を実現することができる。ＲＡＭ自体は専用のメモリ組み込み自己試験（BIST）回路を付加することにより、システムロジック回路とは独立にテストするのが一般的である。しかし、AC不良をテストするアットスピード（at-speed）テストにおいては、システムロジック回路のテスト中に信号がＲＡＭをバイパスするようなテスト構成では問題があった。

システムロジック回路のat-speedテストにはACスキャンテスト、例えば、トランジション（Transition）テストやパス（Path）テストが使用される。また、ＲＡＭのat-speedテストにはメモリBIST回路によるat-speedメモリBISTテストが適用される。しかし、ACスキャンテストとat-speedメモリBISTテストとではメモリ周辺論理回路のat-speedテストを行うことができない。システムロジック回路のテストのために付加されるバイパス論理部は、もともとat-speed動作を行うことが難しく、タイミングフォールスパス（False Path）として扱われる。タイミングFalse PathはACスキャンテストのテストパタン生成時にテスト対象から除外されてしまうので、ＲＡＭの周辺論理部のat-speedテストが実施できないことになる。

ＲＡＭの周辺の論理部のat-speedテストを実施する方法は、システムロジック回路のACスキャンテストのテストパタンを生成する際に、バイパス論理部を通らずＲＡＭへアクセスする本来のパスを用いることである（例えば、特許文献１参照。）。この際には、システムロジック回路のテストパタンを生成をする自動テストパタン生成(ATPG：Automatic Test Pattern Generation)装置が、ＲＡＭの動作を理解してテストパタンを生成できなければならない。つまり、ATPG用のＲＡＭのメモリ動作モデルが必要である。しかしながら、メモリ動作モデルを使ったATPGは、単純な組み合わせ論理回路用の組み合わせATPGとは異なり、順序回路を扱えるシーケンシャルなアルゴリズムを使ったATPGである必要がある。一般的に、メモリ動作モデルを使ったシーケンシャルなアルゴリズムを有するATPGは、組み合わせATPGと比べて実行時間が長く、生成されるテストパタン数も非常に長くなる。これはメモリ周辺論理とメモリ動作モデルを組み合わせた論理が非常に複雑になることが原因である。
特開２００４−３３４９３３号公報

本発明は、ＲＡＭの周辺のシステムロジック回路のat-speedテストが実施可能な半導体集積回路を提供する。

本発明は、ＲＡＭの周辺のシステムロジック回路のat-speedテストが実施可能な半導体集積回路のテスト方法を提供する。

本願発明の一態様によれば、ランダムアクセスメモリと、ランダムアクセスメモリの故障テストの合格の後に、メモリ用テストパタンを前記ランダムアクセスメモリに書き込むメモリＢＩＳＴ回路と、メモリ用テストパタンは書き換えられずに読み出されるという条件で自動パタン生成により生成されたロジック用テストパタンのシフトインを行うスキャンチェーンと、スキャンチェーンとでシステムロジック回路を構成可能な組み合わせ論理回路を有し、ロジック用テストパタンに起因し前記組み合わせ論理回路を経由した読み出し命令信号により、ランダムアクセスメモリはメモリ用テストパタンから読み出した読み出しデータ信号を出力し、読み出しデータ信号に起因し組み合わせ論理回路を経由したテスト結果がスキャンチェーンに入力し、スキャンチェーンがテスト結果のシフトアウトを行うことを特徴とする半導体集積回路が提供される。

本願発明の一態様によれば、ランダムアクセスメモリに書き込まれたメモリ用テストパタンは書き換えられずに読み出されるという条件で自動パタン生成によりロジック用テストパタンを生成し、メモリＢＩＳＴ回路がランダムアクセスメモリの故障テストを行い、故障テストの合格の後に、メモリＢＩＳＴ回路が前記メモリ用テストパタンを前記ランダムアクセスメモリに書き込み、組み合わせ論理回路とでシステムロジック回路を構成可能なスキャンチェーンがロジック用テストパタンのシフトインを行い、ロジック用テストパタンに起因し組み合わせ論理回路を経由した読み出し命令信号により、ランダムアクセスメモリは前記メモリ用テストパタンから読み出した読み出しデータ信号を出力し、読み出しデータ信号に起因し組み合わせ論理回路を経由したテスト結果がスキャンチェーンに入力し、スキャンチェーンがテスト結果のシフトアウトを行うことを特徴とする半導体集積回路のテスト方法が提供される。

本願発明の一態様によれば、ランダムアクセスメモリの複数の入力に接続するメモリＢＩＳＴ回路が前記ランダムアクセスメモリの故障テストを行い、入力の一部をメモリBIST回路に接続し、他の入力をシステム論理に接続するという条件で自動パタン生成によりロジック用テストパタンを生成し、故障テストの合格の後に、メモリＢＩＳＴ回路内のスキャンチェーンを用いてテストパタンをランダムアクセスメモリに書き込み、組み合わせ論理回路とでシステムロジック回路を構成可能なスキャンチェーンがロジック用テストパタンのシフトインを行い、ロジック用テストパタンに起因し組み合わせ論理回路を経由した読み出し命令信号により、ランダムアクセスメモリはメモリ用テストパタンに基づいて読み出しデータ信号を出力し、読み出しデータ信号に起因し組み合わせ論理回路を経由したテスト結果がスキャンチェーンに入力し、スキャンチェーンがテスト結果のシフトアウトを行うことを特徴とする半導体集積回路のテスト方法が提供される。

本発明の一態様に係る半導体集積回路およびそのテスト方法によれば、ＲＡＭの周辺のシステムロジック回路のat-speedテストが実施可能な半導体集積回路を提供できる。また、ＲＡＭの周辺のシステムロジック回路のat-speedテストが実施可能な半導体集積回路のテスト方法を提供できる。

次に、図面を参照して、本発明の実施の形態について説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、図解のためだけであり、本発明はそれらの図面に限定されるものではない。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、現実のものとは異なることに留意すべきである。

図１に示すように、実施例１に係る半導体集積回路１は、システムロジック回路２、ランダムアクセスメモリ（ＲＡＭ）３、メモリＢＩＳＴ回路４、ロジックＢＩＳＴ回路５、中央演算装置ＣＰＵ、フェイズロックトループ（ＰＬＬ）回路を有している。メモリＢＩＳＴ回路４は、ＲＡＭ３のat-speedでの故障テストを実施することができる。ロジックＢＩＳＴ回路５は、ロジックＢＩＳＴモードでは、システムロジック回路２のat-speedでの故障テストを実施することができる。システムロジック回路２は、通常動作モードでは、予め設計された機能で動作する。システムロジック回路２は、スキャンテストモードでは、メモリ周辺組み合わせ論理回路６、組み合わせ論理回路７乃至９とスキャンチェーン（Ｆ／Ｆ）１１、１２で動作する。

スキャンチェーン１１は、チェーン状に接続されたフリップフロップＦ／Ｆ１乃至Ｆ／Ｆ７を有している。フリップフロップＦ／Ｆ１は、パッドＳＣＡＮＯＵＴ１に接続し、フリップフロップＦ／Ｆ７は、パッドＳＣＡＮＩＮ１に接続する。スキャンチェーン１２は、チェーン状に接続されたフリップフロップＦ／Ｆ８乃至Ｆ／Ｆ１３を有している。フリップフロップＦ／Ｆ８は、パッドＳＣＡＮＯＵＴ２に接続し、フリップフロップＦ／Ｆ１３は、パッドＳＣＡＮＩＮ２に接続する。

スキャンテストモードでは、パッドＳＣＡＮＩＮ１とＳＣＡＮＩＮ２からテストパタンがスキャンチェーン１１、１２にスキャンインされる。テストパタンが、フリップフロップＦ／Ｆ１乃至Ｆ／Ｆ１３に記憶される。フリップフロップＦ／Ｆ１乃至Ｆ／Ｆ１３は、記憶しているテストパタンをメモリ周辺組み合わせ論理回路６と組み合わせ論理回路７乃至９に出力する。具体的には、フリップフロップＦ／Ｆ１１乃至Ｆ／Ｆ１３は、テストパタンを組み合わせ論理回路９に出力し、組み合わせ論理回路９から出力されるテスト結果をフリップフロップＦ／Ｆ８乃至Ｆ／Ｆ１０が入力して記憶する。同様に、フリップフロップＦ／Ｆ８乃至Ｆ／Ｆ１０は、テストパタンを組み合わせ論理回路８に出力し、組み合わせ論理回路８から出力されるテスト結果をフリップフロップＦ／Ｆ５乃至Ｆ／Ｆ７が入力して記憶する。フリップフロップＦ／Ｆ５乃至Ｆ／Ｆ７は、テストパタンを組み合わせ論理回路７に出力し、組み合わせ論理回路７から出力されるテスト結果をフリップフロップＦ／Ｆ１乃至Ｆ／Ｆ４が入力して記憶する。最後に、フリップフロップＦ／Ｆ１乃至Ｆ／Ｆ４は、テストパタンをメモリ周辺組み合わせ論理回路６に出力する。メモリ周辺組み合わせ論理回路６はＲＡＭと接続している。入力したテストパタンに起因して、メモリ周辺組み合わせ論理回路６はＲＡＭ３に対する読み出し命令信号ｄ１を出力する。ＲＡＭ３は、読み出し命令信号ｄ１に基づいて、後述する予め記憶しておいた読み出しデータ信号ｄ２を出力する。メモリ周辺組み合わせ論理回路６は、読み出しデータ信号ｄ２に起因したテスト結果をフリップフロップＦ／Ｆ１乃至Ｆ／Ｆ４に入力させて記憶させる。最後にまとめて、フリップフロップＦ／Ｆ１乃至Ｆ／Ｆ１３から構成されるスキャンチェーン１１、１２が、パッドＳＣＡＮＯＵＴ１とＳＣＡＮＯＵＴ２からテスト結果のシフトアウトを行う。

図２を用いて、半導体集積回路１のＲＡＭ３周りをさらに詳細に説明する。スキャンチェーン１１のフリップフロップＦ／Ｆ１乃至Ｆ／Ｆ４には、ロジッククロック（ＣＬＫ）とスキャンイネーブルＳＣＡＮＥＮ１が接続されている。フリップフロップＦ／Ｆ１乃至Ｆ／Ｆ４は、メモリ周辺組み合わせ論理回路６に接続し、メモリ周辺組み合わせ論理回路６は、セレクタ論理回路２１から２２の入力端に接続する。

メモリＢＩＳＴ回路４は、スキャンチェーン１４とＡＮＤ回路ＡＮＤ１を有する。また、メモリＢＩＳＴ回路４は、ＲＡＭ３に１回分のデータを書き込んだ後にライトフィニッシュ信号ＷｒｉｔｅＦｉｎｉｓｈ信号を発生させる。ＡＮＤ回路ＡＮＤ１の入力端には、ライトフィニッシュ信号ＷｒｉｔｅＦｉｎｉｓｈ信号とメモリＢＩＳＴクロックｍＢＩＳＴＣＬＫが入力される。ＡＮＤ回路ＡＮＤ１の出力端は、セレクタ論理回路２３に入力端に接続される。このことにより、ライトフィニッシュ信号ＷｒｉｔｅＦｉｎｉｓｈがハイレベルのときのみ、すなわち、ＲＡＭ３に１回分のデータを書き込んでいる最中のみ、メモリＢＩＳＴクロックｍＢＩＳＴＣＬＫをＡＮＤ回路ＡＮＤ１は出力することができる。

セレクタ論理回路２３の他方の入力端は、メモリ周辺組み合わせ論理回路６を介して、ロジックＣＬＫに接続される。セレクタ論理回路２３の出力端はＲＡＭ３のメモリＣＬＫに接続される。セレクタ論理回路２３によれば、ＢＩＳＴイネーブル信号ＢＩＳＴＥＮに応じて、メモリＣＬＫとして、ロジックＣＬＫかメモリＢＩＳＴクロックｍＢＩＳＴＣＬＫを選択することができる。

スキャンチェーン１４は、チェーン状に接続されたフリップフロップＦ／Ｆ１４からＦ／Ｆ１５を有している。スキャンチェーン１４のフリップフロップＦ／Ｆ１４からＦ／Ｆ１５には、メモリＢＩＳＴクロックｍＢＩＳＴＣＬＫとスキャンイネーブルＳＣＡＮＥＮ２が接続されている。フリップフロップＦ／Ｆ１４からＦ／Ｆ１５は、セレクタ論理回路２１から２２の入力端に接続する。セレクタ論理回路２１から２２の出力端はＲＡＭ３に接続される。セレクタ論理回路２１から２２によれば、ＢＩＳＴイネーブル信号ＢＩＳＴＥＮに応じて、ＲＡＭ３の入力端をメモリ周辺組み合わせ論理回路６と接続するのか、ＲＡＭ３の入力端をメモリＢＩＳＴ回路４と接続するのかの選択をすることができる。

ＲＡＭ３の出力端はメモリＢＩＳＴ回路４に接続する。以上により、メモリＢＩＳＴ回路４は、ＲＡＭ３のＢＩＳＴが可能になる。ＲＡＭ３のＢＩＳＴの際には、セレクタ論理回路２１から２２と２３においてメモリＢＩＳＴ回路４に接続する端子が選択される。

ＲＡＭ３の出力端はセレクタ論理回路２４から２５の入力端に接続する。また、セレクタ論理回路２４から２５の他の入力端は、セレクタ論理回路２１から２２の出力端に接続する。以上により、メモリ周辺組み合わせ論理回路６のテスト中に信号がＲＡＭをバイパスするようなテスト構成の低い周波数でのテストが可能になる。ＲＡＭをバイパスするようなテストの際には、セレクタ論理回路２４から２５において、バイパスイネーブルＢｙｐａｓｓＥＮに応じて、ＲＡＭ３をバイパスする経路ｄ３が接続する端子が選択される。ＲＡＭをバイパスするようなテストによれば、メモリ周辺組み合わせ論理回路６における縮退故障を検出することができる。

セレクタ論理回路２４から２５の出力端はメモリ周辺組み合わせ論理回路６に接続する。メモリ周辺組み合わせ論理回路６は、スキャンチェーン１１のフリップフロップＦ／Ｆ１からＦ／Ｆ２に接続する。

図３に示すように、実施例１に係る半導体集積回路１において、システムロジック回路２が有するスキャンチェーン１１乃至１３と、メモリＢＩＳＴ回路４が有するスキャンチェーン１４を表記することができる。すなわち、スキャンチェーン１１乃至１３へのテストパタンのシフトインと、メモリBIST回路４のスキャンチェーン１４からRAM３への書き込みを同時に並行して行うために、メモリBIST回路４内部のスキャンチェーン１４を他のシステムロジック回路２が有するスキャンチェーン１１乃至１３から独立させている。すなわち、スキャンチェーン１１乃至１４は、それぞれ、個別にスキャンイン端子ＳＣＡＮＩＮ１乃至ＳＣＡＮＩＮｎ、ｍＳＣＡＮＩＮを有している。スキャンチェーン１１乃至１４は、それぞれ、個別にスキャンアウト端子ＳＣＡＮＯＵＴ１乃至ＳＣＡＮＯＵＴｎ、ｍＳＣＡＮＯＵＴを有している。また、スキャンイネーブルSCAN_EN１だけでなく、スキャンイネーブルSCAN_EN2 を半導体集積回路１の直接接続可能な外部ピンにすることで、メモリBIST回路４内部のスキャンチェーン１４のモード切り替えを可能にかつ容易にしている。ここで、スキャンチェーン１４のモードとは、メモリBIST回路４自体の故障をテストするためのモードや、ＲＡＭ３の故障をテストするためのモード等のことである。

次に、実施例１に係る半導体集積回路のテスト方法について説明する。半導体集積回路のテスト方法は、実施例１の半導体集積回路において実施される。

実施例１の半導体集積回路のテスト方法では、あらかじめ、自動テストパタン生成ATPGにより、システムロジック回路２内のスキャンチェーン１１乃至１３にスキャンシフトインさせるロジック用テストパタンを生成しておく。ATPGとしては、メモリ動作モデルを使ったシーケンシャルなアルゴリズムを有するATPGを適用する必要はなく、組み合わせATPGを適用する。このために、ＲＡＭ３に書き込むデータをメモリBIST回路４内で生成するために、メモリＢＩＳＴ回路４内のスキャンチェーン１４にスキャンシフトインさせるメモリ用テストパタン設定データとして事前に設定しておく。そして、ＲＡＭ３が書き込み動作でなく読み出し動作条件に設定された状態で、ATPGによりロジック用テストパタンを生成する。

メモリ動作モデルを使ったシーケンシャルなアルゴリズムを有するATPGでは、図５に示すようなＲＡＭモデルを使用することになる。実施例１の半導体集積回路のテスト方法では、組み合わせATPGにおいて、図６に示すようなリードオンリーメモリ（ＲＯＭ）モデルを使用する。実施例１では、メモリBIST回路４がＲＡＭ３に所望のデータを書き込んだ後、ATPG実行時にはＲＡＭ３をＲＯＭと見なし、ＲＯＭモデルを用いたテストパタン生成を行う。

図５のＲＡＭモデルは、ＲＡＭのメモリの構成の領域３１、入出力ピンと内部回路の記述に関する領域３２、書き込みＷｒｉｔｅ動作に関する領域３３、読み出しＲｅａｄ動作に関する領域３４、ＲＡＭのトップモジュールの記述に関する領域３５を有している。ＲＡＭのメモリ構成の領域３１では、ワードラインの本数やビットラインの本数のようなメモリサイズの宣言が行われる。入出力ピンと内部回路の記述に関する領域３２では、テストに必要な入出力ピンと内部回路の設定が行われる。書き込みＷｒｉｔｅ動作に関する領域３３では、書き込みモードの設定方法、書き込むメモリセルの指定方法や、入力データの指定されたメモリセルへの書き込み方法等の設定が行われる。読み出しＲｅａｄ動作に関する領域３４では、読み出しモードの設定方法、読み出すメモリセルの指定方法や、指定されたメモリセルからの読み出し方法等の設定が行われる。ＲＡＭのトップモジュールの記述に関する領域３５では、ＲＡＭの入出力ピンとＲＡＭと接続する他の回路の入出力ピンとの接続関係の設定が行われる。

図６のＲＯＭモデルは、ＲＯＭと見なされたＲＡＭのメモリの構成の領域４１、入出力ピンと内部回路の記述に関する領域４２、ＲＯＭと見なされたＲＡＭに書き込むデータファイルの領域４３、読み出しＲｅａｄ動作に関する領域４４、ＲＯＭと見なされたＲＡＭのトップモジュールの記述に関する領域４５を有している。ＲＯＭと見なされたＲＡＭのメモリ構成の領域４１では、図５のＲＡＭのメモリ構成の領域４１と同様に、ワードラインの本数やビットラインの本数のようなメモリサイズの宣言が行われる。入出力ピンと内部回路の記述に関する領域４２では、図５の入出力ピンと内部回路の記述に関する領域３２と同様に、テストに必要な入出力ピンと内部回路の設定が行われる。ＲＯＭと見なされたＲＡＭに読み込むデータファイルの領域４３では、ＲＯＭに記憶されているデータの設定が行われる。読み出しＲｅａｄ動作に関する領域４４では、図５の読み出しＲｅａｄ動作に関する領域３４と同様に、読み出しモードの設定方法、読み出すメモリセルの指定方法や、指定されたメモリセルからの読み出し方法等の設定が行われる。ＲＯＭと見なされたＲＡＭのトップモジュールの記述に関する領域４５では、図５のＲＡＭのトップモジュールの記述に関する領域３５と同様に、ＲＡＭの入出力ピンとＲＡＭと接続する他の回路の入出力ピンとの接続関係の設定が行われる。

図６のＲＯＭモデルを図５のＲＡＭモデルと比較すると、ＲＯＭモデルではメモリ構成４１と入出力ピンの定義４２の後に、読み出し動作４４が記述されるだけで、書き込み動作３３の記述はなく、事前に書き込まれたデータを別ファイル４３で持つことになる。ＲＡＭモデルの場合は、書き込みと読み出しの両方の動作をATPGが考慮してテストパタンを作成するのに対して、ROMモデルの場合は読み出し動作だけなので、ＡＴＰＧによるテストパタンの生成が容易になる。

図４のステップＳ１で、メモリＢＩＳＴ回路４がＲＡＭ３の故障テストを行う。セレクタ論理回路２１から２２と２３において、メモリＢＩＳＴ回路側を選択する。メモリＢＩＳＴ回路４はテストパタンｄ４を発生させ、ＲＡＭ３に入力され書き込まれる。ＲＡＭ３から読み出されたテスト結果ｄ５により、ＲＡＭ３が故障しているか否かメモリＢＩＳＴ回路４が判定する。ＲＡＭ３が故障していると判定されれば、オペレータは、故障しているＲＡＭ３を有する半導体集積回路１も故障していると判定し、半導体集積回路１のテスト方法をストップする。ＲＡＭ３が故障していないと判定され、故障テストに合格すれば、ステップＳ２に進む。

なお、ステップＳ２に先立って、図１と図２のバイパス経路ｄ３を用いたＲＡＭ３をバイパスするようなテスト構成の低い周波数でのテストを行っても良い。ＲＡＭ３をバイパスするようなテストの際には、セレクタ論理回路２４から２５において、バイパスイネーブルＢｙｐａｓｓＥＮに応じて、ＲＡＭ３をバイパスする経路ｄ３が接続する端子が選択される。ＲＡＭ３をバイパスするようなテストによれば、メモリ周辺組み合わせ論理回路６とその周辺回路における縮退故障を検出することができる。

そして、図４のステップＳ２で、遅延テストの設定を行う。なお、遅延テストは、ＲＡＭ３をバイパスすることなく経由して、at-speedテストで行われる。図７に示すように、タイミングＴ０において、スキャンイネーブルSCAN_EN1をシフトイン可能なスキャンモードであるハイレベル１に設定し、ロジックＣＬＫから単発クロックを入力し、スキャンチェーン１１から１３にロジック用テストパタンをシフトインする。このシフトインと同時にあるいは並行して、スキャンイネーブルSCAN_EN2 を、メモリBIST回路４内部のスキャンチェーン１４を書き込み可能なシステムモードであるローレベル０に設定し、ｍＢＩＳＴ_ＣＬＫから単発クロックを入力し、メモリBIST回路４からＲＡＭ３の全アドレスのメモリセルに所望のデータとなるメモリ用テストパタンを書き込む。タイミングＴ１で、メモリBIST回路４のＲＡＭ３の全アドレスへの書き込み動作が終了すると、ライトフィニッシュWrite_Finishのハイレベル１からロウレベル０への論理変化が起こる。この論理変化により、メモリＢＩＳＴクロックmBIST_CLKは、ＲＡＭ３のメモリＣＬＫへ伝播されずに、メモリＣＬＫはロウレベル０に固定される。ＲＡＭ３に書き込まれたメモリ用テストパタンが全アドレスにおいて記憶され保持される。ＲＡＭ３の書き込み動作が終了したタイミングＴ１の次のタイミングＴ２において、ＢＩＳＴイネーブルＢＩＳＴＥＮがハイレベル１からロウレベル０に切り替わり、セレクタ論理回路２１から２２と２３において、メモリＢＩＳＴ回路４側への接続からの選択が、メモリ周辺組み合わせ論理回路６側への接続への選択に切り替わる。

次に、図４のステップＳ３で、遅延テストを実行する。タイミングＴ３で、スキャンチェーン１１乃至１３へのロジック用テストパタンのシフトイン動作が終了すると、スキャンイネーブルSCAN_EN1がシフトインを停止するロウレベル０になる。この論理変化により、遅延テストがスタートする。ロジックＣＬＫに３発のクロックが入力される。この３発のクロックの内、第１発目のクロックにより、スキャンチェーン１１乃至１３からロジック用テストパタンが組み合わせ論理回路６乃至９に出力される。ロジック用テストパタンは、組み合わせ論理回路６とセレクタ論理回路２１から２２を経由し、ＲＡＭ３に対する読み出し命令信号としてＲＡＭ３に入力される。

第２発目のクロックにより、ＲＡＭ３は、入力した読み出し命令信号にしたがい、ＲＡＭ３に記憶されたメモリ用テストパタンの中から該当するデータを読み出しデータ信号として出力する。このように、第２発目のクロックでは、ＲＡＭ３は、データが書き込まれることはなく、データを読み出すのみであり、ＲＯＭとして機能しているとみなせる。第３発目のクロックにより、読み出しデータ信号がセレクタ論理回路２４から２５と組み合わせ論理回路６を伝搬し、読み出しデータ信号に起因し、セレクタ論理回路２４から２５と組み合わせ論理回路６を経由したテスト結果がスキャンチェーン１１に取り込まれ、記憶される。以上で遅延テストの実行は終了し、第３発目のクロックのタイミングの次のタイミングＴ４で、スキャンイネーブルSCAN_EN1がシフトアウト可能なハイレベル１になる。この論理変化により、図４のステップＳ５がスタートする。

ステップＳ４で、スキャンチェーン１１から１３は、ロジックＣＬＫから単発クロックを入力し、スキャンチェーン１１から１３に記憶されたテスト結果をスキャンシフトアウトする。テスト結果がすべてスキャンシフトアウトされるまでロジックＣＬＫはスキャンチェーン１１から１３に入力され、シフトアウトされたテスト結果は、半導体集積回路１の外部装置のテスタに出力され、テスタによってテスト結果の合否、更には、半導体集積回路の合否が判定される。以上で半導体集積回路のテスト方法が終了する。

このように、実施例１では、ＲＡＭ３へのデータの書き込みをスキャンシフトインではなく、メモリBIST回路４を用いることで、全アドレスに所望のデータが容易に書き込むことが可能となっている。さらに、ATPG実行時にはRAMをROMと見なしてロジック用テストパタンを生成しているので、ロジック用テストパタンの生成が容易となっている。これらのことにより、ＲＡＭ３の周辺のシステムロジック回路２のメモリ周辺論理回路６のat-speedテストが実施可能になっている。実施例１では、元々ＲＡＭ３のメモリ内部のテストのために用意されたメモリBIST回路４を利用してＲＡＭ３へのデータ書き込みや信号制御を行うことで、ATPGによるテストパタン生成の負荷を軽減し、テストパタン生成を容易にしている。このことにより、メモリ周辺論理回路６の遅延故障テストの検出率を向上させることができる。また、テストパタン生成実行時間の短縮、生成テストパタン数の削減も可能となる。

次に、実施例１の変形例として、スキャンチェーン１１乃至１３へのロジック用テストパタンのシフトインと並行して、ＲＡＭ３へメモリ用テストパタンの書き込みを行う際に、メモリ用テストパタンの書き込みよりロジック用テストパタンのシフトインが先に終了する場合について説明する。

実施例１の変形例に係る半導体集積回路は、図２の半導体集積回路のＡ点に、図８に示すようなクロック制御回路４７を、図２と図８のＡ点が一致するように挿入された半導体集積回路である。クロック制御回路４７は、インバータＩＮＶ、否定論理積回路ＮＡＮＤと論理積回路ＡＮＤ２を有している。インバータＩＮＶの入力端はスキャンイネーブルＳＣＡＮＥＮ１を入力する。インバータＩＮＶの出力端は否定論理積回路ＮＡＮＤの一方の入力端に接続する。否定論理積回路ＮＡＮＤの他方の入力端はライトフィニッシュＷｒｉｔｅＦｉｎｉｓｈを入力する。否定論理積回路ＮＡＮＤの出力端は論理積回路ＡＮＤ２の一方の入力端に接続する。論理積回路ＡＮＤ２の他方の入力端はロジックＣＬＫを入力する。論理積回路ＡＮＤ２の出力端はスキャンチェーン１１乃至１３のフリップフロップＦ／Ｆ１乃至Ｆ／Ｆ１３のスキャンクロック端子に接続する。

図９に示すように、クロック制御回路４７を有する実施例１の変形例の半導体集積回路によれば、シフトインの終了からメモリ用テストパタンの書き込みが終了するまで、スキャンチェーン１１乃至１３が受信するスキャンクロックＳＣＡＮＣＬＫを止めることができる。具体的には、タイミングＴ２からＴ３の間で、スキャンクロックＳＣＡＮＣＬＫが止まっている。

図１０に示すように、スキャンシフトインにスキャンクロックＳＣＡＮＣＬＫがｍステップ分必要であり、メモリＢＩＳＴ回路４による書き込みにメモリＢＩＳＴクロックｍＢＩＳＴＣＬＫがｎステップ分必要であり、ｎステップの方がｍステップよりステップ数が大きいとする。遅延テスト開始時にはスキャンシフトインとメモリBIST回路４の書き込みの動作が並行して行われている。ATPGで作成されるロジック用テストパタンのスキャンシフトインが終わっても、システムモードに切り替わるまでの（ｎ−ｍ）ステップの間は、メモリBIST回路４でのRAM３へのデータ書き込みが続く。この間、スキャンチェーン１１乃至１３でのスキャン動作は停止して、シフトインしたロジック用テストパタンを保持する必要がある。このことにより、メモリBIST回路４の書き込みのステップ数がシフトインのステップ数より長い場合でも、スキャンシフトインした論理状態を保持して、メモリ周辺論理の遅延故障テストが可能になる。なお、ｎステップの方がｍステップよりステップ数が大きい場合はクロック制御回路４７が必要になり、ｎステップの方がｍステップよりステップ数が小さい場合はクロック制御回路４７が不必要になるのであるから、ｎステップとｍステップの大小関係に基づいて、半導体集積回路の設計の際にクロック制御回路４７の有無を決める必要がある。

図１１に示すように、実施例２に係る半導体集積回路が、図２の実施例１の半導体集積回路１と異なる点は、セレクタ論理回路２１から２２が、単一のＢＩＳＴイネーブルＢＩＳＴＥＮではなく、複数のＢＩＳＴイネーブルＢＩＳＴＥＮ１、ＢＩＳＴＥＮ２によって、組み合わせ論理回路側かメモリＢＩＳＴ回路側かの選択を行っている点である。具体的に、ＲＡＭ３は、データ入力ピンD0、D1、D2、D3を有している。また、ＲＡＭ３は、2本のアドレスピンA0,A1、リードイネーブルピンREN、ライトイネーブルピンWEN（以下まとめて制御入力ピンと言う）を有している。ＲＡＭ３は、データ出力ピンＯ0、Ｏ1、Ｏ2、Ｏ3を有している。データ入力ピンD0,D1,D2,D3はシステム動作時の周辺論理回路６とメモリBIST制御回路４からの入力を切り替える複数のセレクタ論理回路２１それぞれの出力端子に接続する。これらのセレクタ論理回路２１の切り替えは共通のＢＩＳＴイネーブル信号BIST_EN_1で制御される。制御入力ピンA0、A1、REN、WENはシステム動作時の周辺論理回路６とメモリBIST制御回路４からの入力を切り替える複数のセレクタ論理回路２２それぞれの出力端子に接続する。これらのセレクタ論理回路２２の切り替えは共通のＢＩＳＴイネーブル信号BIST_EN_2で制御される。

ＢＩＳＴイネーブル信号BIST_EN_1がロウレベル（BIST_EN_1=0）の時、データ入力ピンD0、D1、D2、D3には、システムロジック回路内のスキャンチェーン１１から出力されたデータがメモリ周辺論理回路６及びセレクタ論理回路２１を通って入力する。一方、ＢＩＳＴイネーブル信号BIST_EN_1がハイレベル（BIST_EN_1=1）の時には、メモリBIST回路４内のスキャンチェーン１４から出力されるデータが直接セレクタ論理回路２１を通ってデータ入力ピンD0、D1、D2、D3に入力する。

同様に、ＢＩＳＴイネーブル信号BIST_EN_2がロウレベル（BIST_EN_1=0）の時、制御入力ピンA0、A1、REN、WENには、システムロジック回路内のスキャンチェーン１１から出力されたデータがメモリ周辺論理回路６から出力され、セレクタ論理回路２２を通って入力する。一方、ＢＩＳＴイネーブル信号BIST_EN_2がハイレベル（BIST_EN_2=1）の時には、メモリBIST回路４内のスキャンチェーン１４から出力される制御データが直接セレクタ論理回路２２を通って制御入力ピンA0、A1、REN、WENに入力する。

図１２に示すように、実施例２の半導体集積回路のテスト方法では、複数の図１２の例では２つのテストモードＴＥＳＴ１、ＴＥＳＴ２を設定する。２つのテストモードTEST1、TEST2と各モード時のセレクタ選択信号BIST_EN_1, BIST_EN_2の値は対応している。テストモードTEST1ではBIST_EN_1=0とBIST_EN_2=1であるので、図１３に示すように、RAM３のデータピンD0、D1、D2、D3にはメモリ周辺組み合わせ論理回路６が接続される。またBIST_EN_2=1であるので、RAM３の制御入力ピンA0、A1、REN、WENにはメモリBIST回路４が接続される。また、図１２のテストモードTEST2ではBIST_EN_1=1とBIST_EN_2=0であるので、図１４に示すように、RAM３のデータ入力ピンD0、D1、D2、D3にはメモリBIST回路４が接続される。またBIST_EN_2=0であるので、RAM３の制御入力ピンA0、A1、REN、WENにはメモリ周辺組み合わせ論理回路６が接続される。

次に、実施例２に係る半導体集積回路のテスト方法について説明する。図１５に示すように、ステップＳ２において、図４の実施例１のステップＳ２と同様に、メモリＢＩＳＴ回路による故障テストを実施する。

ステップＳ６で、自動テストパタン生成ATPGを実行する。ステップＳ６はステップＳ７乃至Ｓ１０で構成されている。ステップＳ７で、故障が発生する可能性があると考えられる対象箇所のリストである対象故障リストを生成する。

ステップＳ８で、テストモードTEST1でATPGを実行する。RAM３の制御入力ピンA0、A1、REN、WENは単にメモリBIST回路４の内のスキャンチェーン１４に希望する値を設定するだけなので、ATPGのアルゴリズムに複雑な処理は必要ない。すなわち、制御入力ピンA0、A1、REN、WENひいては、メモリ用テストパタンは可制御性が高いといえる。ここで、データ入力ピンD0、D1、D2、D3に適切な値を設定しさらにデータ出力ピンＯ0、Ｏ1、Ｏ2、Ｏ3に適切な値を設定するためには、実施例１で用いた組み合わせATPGではなく、メモリ動作モデルに図５のＲＡＭモデルを使ったシーケンシャルなアルゴリズムを有するATPGを用いる。メモリ周辺論理回路６だけでなくＲＡＭ３を顧慮してロジック用テストパタンを決定する必要があるため、ATPGアルゴリズムにおいて複雑な処理が必要となるが、制御入力ピンA0、A1、REN、WENの設定値がロジック用テストパタンのテスト目的に応じて容易に変更することができるので、複雑な処理の複雑度を著しく軽減することができる。ロジック用テストパタンの可制御性も十分高いといえる。これらにより、ATPGがＲＡＭモデルを使ったシーケンシャルなアルゴリズムを有するATPGであるにもかかわらず、ATPGにとって非常にテストパタン生成処理の負荷が軽くなるため、データ入力ピンD0、D1、D2、D3に出力するメモリ周辺論理回路６をテストするロジック用テストパタンの生成効率が非常に高くなる。

ステップＳ９で、テストモードＴＥＳＴ１で未検出の対象故障リストに対してテストモードＴＥＳＴ２でＡＴＰＧを実行する。制御入力ピンA0、A1、REN、WENに接続等関連するメモリ周辺論理回路６をテストするロジック用テストパタンを生成する。この時、テストモードTEST1で生成したロジック用テストパタンで検出可能な対象故障リストに対して改めてテストパタン生成する必要はないので、テストモードTEST1で未検出となった対象故障リストを対象にロジック用テストパタンを生成すればよい。

ステップＳ１０で、テストモードＴＥＳＴ１とＴＥＳＴ２のロジック用テストパタンとメモリ用テストパタンを出力する。以上でステップＳ６が終了する。

ステップＳ１３で、テストする半導体集積回路をテストモードＴＥＳＴ１に設定する。さらに、遅延テストの設定として、テストモードＴＥＳＴ１のロジック用テストパタンをスキャンチェーン１１にシフトインする。また、テストモードＴＥＳＴ１のメモリ用テストパタンをメモリＢＩＳＴ回路４からシフトインする。

ステップＳ１４で、テストする半導体集積回路をテストモードＴＥＳＴ１に設定したまま、実施例１の図４のステップＳ４と同様に、遅延テストを実行する。

ステップＳ１５で、テストする半導体集積回路をテストモードＴＥＳＴ１に設定したまま、実施例１の図４のステップＳ５と同様に、遅延テストのテスト結果を出力する。

ステップＳ２３で、テストする半導体集積回路をテストモードＴＥＳＴ２に設定する。さらに、遅延テストの設定として、テストモードＴＥＳＴ２のロジック用テストパタンをスキャンチェーン１１にシフトインする。また、テストモードＴＥＳＴ２のメモリ用テストパタンをメモリＢＩＳＴ回路４からシフトインする。

ステップＳ２４で、テストする半導体集積回路をテストモードＴＥＳＴ２に設定したまま、実施例１の図４のステップＳ４と同様に、遅延テストを実行する。

ステップＳ２５で、テストする半導体集積回路をテストモードＴＥＳＴ２に設定したまま、実施例１の図４のステップＳ５と同様に、遅延テストのテスト結果を出力する。以上で、実施例２の半導体集積回路のテスト方法が終了する。

実施例２によれば、外部からの制御性の低いメモリ入力の内一部を、制御性の高いメモリBIST回路４内部と接続することによって、所望のデータをシステム論理回路６側からＲＡＭ３へ書き込むロジック用テストパタンの生成が容易になり、故障検出率が向上する。さらに、メモリBIST回路４内部と接続する入力をテストモードＴＥＳＴ１、ＴＥＳＴ２で変化させることにより、対象故障リストから必要な全てのロジック用テストパタンを生成することも可能となる。また、実施例２によれば、メモリ周辺論理回路６のロジック用テストパタンを生成する際に、メモリBIST回路４によりＲＡＭ３のデータを一部を設定しているので、ロジック用テストパタン生成が容易になるとともに、テストパタン生成実行時間の短縮と生成テストパタン数の削減が可能となる。

なお、テストモードは、ＴＥＳＴ１とＴＥＳＴ２の２つに限らない。RAM３の入力側でシステム論理回路１のメモリ周辺論理回路６とメモリBIST回路４を切り替える複数のセレクタ論理回路２１、２２を２以上のn個のグループに分割してもよい。n個のグループに分割した場合は、n個のＢＩＳＴイネーブル信号BIST_EN_1乃至BIST_EN_nをそれぞれグループ毎に設定する。そして、全部でｎ個のグループの中の一部である１つもしくは複数のグループのセレクタ論理回路２１、２２のＢＩＳＴイネーブル信号BIST_EN_1乃至BIST_EN_nだけをメモリ周辺論理回路６に切り替え、残りのグループのセレクタ論理回路２１、２２のＢＩＳＴイネーブル信号BIST_EN_1乃至BIST_EN_nをメモリBIST回路４に切り替えるｎ個のテストモードＴＥＳＴ１乃至ＴＥＳＴｎを設定する。図１７はn個のグループから１つずつグループをメモリ周辺論理回路６側に選択（BIST_EN_1〜n=0）してｎ個のテストモードＴＥＳＴ１乃至ＴＥＳＴｎを生成したテストモードの設定例である。このようなｎ個のテストモードＴＥＳＴ１乃至ＴＥＳＴｎを用いて、全ての対象故障リストをテストする半導体集積回路のテスト方法を図１６のフローチャートに示す。図１５の２つのテストモードの場合と同様に、テストモード毎にＡＴＰＧと遅延テストを実行する。このことのより全ての対象故障リストのテストを行うことが可能である。図１７の例では、１つのテストモードでは１つのBIST_EN信号だけが0すなわちメモリ周辺論理回路６側を選択する動作を行い、逆に、他のBIST_EN信号はすべて1すなわちメモリＢＩＳＴ回路４側を選択するので、実施例２よりより多くのＲＡＭ３上のデータをメモリＢＩＳＴ回路４から設定することができる。このことにより、ロジック用テストパタン生成が一層容易になるとともに、テストパタン生成実行時間の短縮と生成テストパタン数の削減がさらに推進される。

実施例１と２は、本発明を実施するにあたっての具体化の例を示したものに過ぎず、実施例１と２によって本発明の技術的範囲が限定的に解釈されてはならないものである。本発明は、その技術的思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。すなわち、本発明の特許請求の範囲を逸脱しない範囲で、変更・改良や一部転用などが可能であり、これらすべて本発明の請求範囲内に包含されるものである。

本発明の一実施形態に係る半導体集積回路の構成図（その１）である。本発明の一実施形態に係る半導体集積回路の構成図（その２）である。本発明の一実施形態に係る半導体集積回路の構成図（その３）である。本発明の一実施形態に係る半導体集積回路のテスト方法のフローチャートである。本発明の一実施形態に係る半導体集積回路のテスト方法の自動テストパタン生成時に使用されるＲＡＭのためのＲＡＭモデルの構成表である。本発明の一実施形態に係る半導体集積回路のテスト方法の自動テストパタン生成時に使用されるＲＡＭのためのＲＯＭモデルの構成表である。本発明の一実施形態に係る半導体集積回路のテスト方法のタイミングチャートである。本発明の一実施形態に係る半導体集積回路が有するクロック制御回路の構成図である。本発明の一実施形態に係る半導体集積回路のテスト方法のメモリＢＩＳＴへの書き込みに要するステップ数がスキャンシフトインに要するステップ数より多い場合のタイミングチャートである。本発明の一実施形態に係る半導体集積回路のテスト方法のメモリＢＩＳＴへの書き込みに要するステップ数がスキャンシフトインに要するステップ数より多い場合に、スキャン設定内容を保持するテストパタン図である。本発明の一実施形態に係る半導体集積回路の構成図である。本発明の一実施形態に係る半導体集積回路の２つのテストモードとセレクタ制御信号の関係を示す表である。本発明の一実施形態に係る半導体集積回路のＴＥＳＴ１モードにおける接続状態図である。本発明の一実施形態に係る半導体集積回路のＴＥＳＴ２モードにおける接続状態図である。本発明の一実施形態に係る半導体集積回路のテスト方法のフローチャートである。本発明の一実施形態に係る半導体集積回路のテスト方法のフローチャートである。本発明の一実施形態に係る半導体集積回路のｎ個のテストモードとセレクタ制御信号の関係を示す表である。

符号の説明

１半導体集積回路
２システムロジック回路
３ランダムアクセスメモリ
４メモリ組み込み自己試験（ＢＩＳＴ）回路
５ロジック組み込み自己試験（ＢＩＳＴ）回路
６メモリ周辺組み合わせ論理回路
７乃至９組み合わせ論理回路
１１乃至１４スキャンチェーン
２１乃至２５セレクタ論理回路
４７クロック制御回路

Claims

ランダムアクセスメモリと、
前記ランダムアクセスメモリの故障テストの合格の後に、メモリ用テストパタンを前記ランダムアクセスメモリに書き込むメモリＢＩＳＴ回路と、
前記ランダムアクセスメモリおよびメモリＢＩＳＴ回路とは独立して構成され、前記ランダムアクセスメモリが読み出し動作条件に設定された状態で自動パタン生成により生成されたロジック用テストパタンのシフトインを行うスキャンチェーンと、
前記スキャンチェーンとでシステムロジック回路を構成可能な組み合わせ論理回路を有し、
前記ロジック用テストパタンに起因し前記組み合わせ論理回路を経由した読み出し命令信号により、前記ランダムアクセスメモリは前記メモリ用テストパタンから読み出した読み出しデータ信号を出力し、前記読み出しデータ信号に起因し前記組み合わせ論理回路を経由したテスト結果が前記スキャンチェーンに入力し、前記スキャンチェーンが前記テスト結果のシフトアウトを行うことを特徴とする半導体集積回路。
前記シフトインと並行して前記メモリ用テストパタンの書き込みを行う際に、前記メモリ用テストパタンの書き込みより前記シフトインが先に終了する場合は、前記シフトインの終了から前記メモリ用テストパタンの書き込みが終了するまで、前記スキャンチェーンが受信するスキャンクロックを止めるクロック制御回路をさらに有することを特徴とする請求項１に記載の半導体集積回路。
ランダムアクセスメモリが読み出し動作条件に設定された状態で自動パタン生成によりロジック用テストパタンを生成し、
メモリＢＩＳＴ回路がランダムアクセスメモリの故障テストを行い、
前記故障テストの合格の後に、前記メモリＢＩＳＴ回路が前記メモリ用テストパタンを前記ランダムアクセスメモリに書き込み、
前記ランダムアクセスメモリおよびメモリＢＩＳＴ回路とは独立して構成され、組み合わせ論理回路とでシステムロジック回路を構成可能なスキャンチェーンが、前記ロジック用テストパタンのシフトインを行い、
前記ロジック用テストパタンに起因し前記組み合わせ論理回路を経由した読み出し命令信号により、前記ランダムアクセスメモリは前記メモリ用テストパタンから読み出した読み出しデータ信号を出力し、
前記読み出しデータ信号に起因し前記組み合わせ論理回路を経由したテスト結果が前記スキャンチェーンに入力し、
前記スキャンチェーンが前記テスト結果のシフトアウトを行うことを特徴とする半導体集積回路のテスト方法。
前記シフトインと並行して前記メモリ用テストパタンの書き込みを行う際に、前記メモリ用テストパタンの書き込みより前記シフトインが先に終了する場合は、前記シフトインの終了から前記メモリ用テストパタンの書き込みが終了するまで、前記スキャンチェーンが受信するスキャンクロックを止めることを特徴とする請求項３に記載の半導体集積回路のテスト方法。
ランダムアクセスメモリの複数の入力に接続するメモリＢＩＳＴ回路が前記ランダムアクセスメモリの故障テストを行い、
前記入力の一部をメモリBIST回路に接続し、他の前記入力をシステムロジック回路に接続するという条件で自動パタン生成によりロジック用テストパタンを生成し、
前記故障テストの合格の後に、前記メモリＢＩＳＴ回路内のスキャンチェーンを用いてテストパタンを前記ランダムアクセスメモリに書き込み、
前記ランダムアクセスメモリおよびメモリＢＩＳＴ回路とは独立して構成され、組み合わせ論理回路とで前記システムロジック回路を構成可能なスキャンチェーンが、前記ロジック用テストパタンのシフトインを行い、
前記ロジック用テストパタンに起因し前記組み合わせ論理回路を経由した読み出し命令信号により、前記ランダムアクセスメモリは前記メモリ用テストパタンに基づいて読み出しデータ信号を出力し、
前記読み出しデータ信号に起因し前記組み合わせ論理回路を経由したテスト結果が前記スキャンチェーンに入力し、
前記スキャンチェーンが前記テスト結果のシフトアウトを行うことを特徴とする半導体集積回路のテスト方法。