JP2865035B2 - 半導体記憶装置の試験方法 - Google Patents
半導体記憶装置の試験方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の試
験方法に関し、特に半導体記憶装置のリダンダンシ判定
を行う試験方法に関する。
験方法に関し、特に半導体記憶装置のリダンダンシ判定
を行う試験方法に関する。
【０００２】
【従来の技術】一般に、半導体記憶装置（以下メモリＩ
Ｃという）のウエハ検査工程に於ける予備試験（以下リ
ダンダンシ判定試験という）は、メモリＩＣの内部断線
不良（オープン不良）および内部短絡不良（リーク不
良）を検出する事に加え、メモリＩＣを構成するメモリ
セルの不良を、各メモリセル単位毎に検出し、この不良
検出されたメモリセルをメモリＩＣ内部の別に用意され
た冗長メモリセルと置換えを行い、限られた冗長メモリ
セル数で置換可能か否かを判断し、メモリＩＣの良品／
不良品判定を行う試験である。
Ｃという）のウエハ検査工程に於ける予備試験（以下リ
ダンダンシ判定試験という）は、メモリＩＣの内部断線
不良（オープン不良）および内部短絡不良（リーク不
良）を検出する事に加え、メモリＩＣを構成するメモリ
セルの不良を、各メモリセル単位毎に検出し、この不良
検出されたメモリセルをメモリＩＣ内部の別に用意され
た冗長メモリセルと置換えを行い、限られた冗長メモリ
セル数で置換可能か否かを判断し、メモリＩＣの良品／
不良品判定を行う試験である。
【０００３】このリダンダンシ判定試験の試験フローの
一例を図４に示す。この図に示すように、このリダンダ
ンシ判定試験では、ステップＳ１でオープン不良検出試
験、ステップＳ２でリーク不良検出試験を行った後、ス
テップＳ３，Ｓ５，Ｓ７，Ｓ９，Ｓ１１で複数回の異な
った機能試験（試験１〜試験５）を行い、ステップＳ
４，Ｓ６，Ｓ８，Ｓ１０，Ｓ１２でこれら各機能試験毎
または複数個の機能試験毎にリダンダンシ判定を行い、
ステップＳ１３でカテゴリデータの割付けを行ってい
た。
一例を図４に示す。この図に示すように、このリダンダ
ンシ判定試験では、ステップＳ１でオープン不良検出試
験、ステップＳ２でリーク不良検出試験を行った後、ス
テップＳ３，Ｓ５，Ｓ７，Ｓ９，Ｓ１１で複数回の異な
った機能試験（試験１〜試験５）を行い、ステップＳ
４，Ｓ６，Ｓ８，Ｓ１０，Ｓ１２でこれら各機能試験毎
または複数個の機能試験毎にリダンダンシ判定を行い、
ステップＳ１３でカテゴリデータの割付けを行ってい
た。
【０００４】この時行われる機能試験の項目は、被試験
メモリＩＣ１の品種により異なるが、一般には、ステッ
プＳ３の被試験メモリＩＣ１の基本動作を確認する試験
（試験１）、ステップＳ５の試験メモリＩＣ特有の不良
モードを検出する試験（試験２）、ステップＳ７，９，
１１の被試験メモリＩＣの記憶保持能力を検出する試験
（試験３〜試験５、以下ホールド試験という）で構成さ
れていた。また、このホールド試験は、メモリＩＣの規
格のグレードに選別するため、ホールド時間の異なった
複数個の試験からなり、試験フローとしては、ステップ
Ｓ７の規格の低いホールド時間の短い試験（試験３）か
ら実施し、ステップＳ９，Ｓ１１と順次、規格の高いホ
ールド時間の長い試験（試験４試験５）が実施されてい
た。
メモリＩＣ１の品種により異なるが、一般には、ステッ
プＳ３の被試験メモリＩＣ１の基本動作を確認する試験
（試験１）、ステップＳ５の試験メモリＩＣ特有の不良
モードを検出する試験（試験２）、ステップＳ７，９，
１１の被試験メモリＩＣの記憶保持能力を検出する試験
（試験３〜試験５、以下ホールド試験という）で構成さ
れていた。また、このホールド試験は、メモリＩＣの規
格のグレードに選別するため、ホールド時間の異なった
複数個の試験からなり、試験フローとしては、ステップ
Ｓ７の規格の低いホールド時間の短い試験（試験３）か
ら実施し、ステップＳ９，Ｓ１１と順次、規格の高いホ
ールド時間の長い試験（試験４試験５）が実施されてい
た。
【０００５】次に、リダンダンシ判定の動作について説
明する。この試験を実施する場合のブロック図を図５に
示す。図示のようにリダンダンシ判定試験は、まずパタ
ーン発生器１３から発生したアドレス信号９、制御信号
１０および入力データ信号１１からなる試験パターンを
被試験メモリＩＣ１に供給し、その試験パターンを被試
験メモリＩＣ１に記憶させる。次に、パターン発生器１
３から発生したアドレス信号９、制御信号１０および期
待値データ信号１２から構成される試験パターンで、前
述した記憶内容を被試験メモリＩＣ１から読出しなが
ら、読出した記憶内容（出力データ信号２）と期待値デ
ータ信号１２とを比較器３により比較判定し、これが不
一致の場合は不良データ４としてアドレス信号９により
順次前記試験パターンに同期してマップイメージで不良
発生セル位置記憶装置６（以下、フェイルメモリとい
う）に記憶する。
明する。この試験を実施する場合のブロック図を図５に
示す。図示のようにリダンダンシ判定試験は、まずパタ
ーン発生器１３から発生したアドレス信号９、制御信号
１０および入力データ信号１１からなる試験パターンを
被試験メモリＩＣ１に供給し、その試験パターンを被試
験メモリＩＣ１に記憶させる。次に、パターン発生器１
３から発生したアドレス信号９、制御信号１０および期
待値データ信号１２から構成される試験パターンで、前
述した記憶内容を被試験メモリＩＣ１から読出しなが
ら、読出した記憶内容（出力データ信号２）と期待値デ
ータ信号１２とを比較器３により比較判定し、これが不
一致の場合は不良データ４としてアドレス信号９により
順次前記試験パターンに同期してマップイメージで不良
発生セル位置記憶装置６（以下、フェイルメモリとい
う）に記憶する。
【０００６】次に、試験パターンが全て終了した時点
で、フェイルメモリ６に記憶した不良データ４をリダン
ダンシ演算器５に読出し、このリダンダンシ演算器５に
より、冗長メモリセルとの置換が可能か否かを判断し、
被試験メモリＩＣ１の良／不良品判定を行う。
で、フェイルメモリ６に記憶した不良データ４をリダン
ダンシ演算器５に読出し、このリダンダンシ演算器５に
より、冗長メモリセルとの置換が可能か否かを判断し、
被試験メモリＩＣ１の良／不良品判定を行う。
【０００７】図６は図５のフェイルメモリ６の構成およ
び不良データ４の記憶方法を示す説明図である。総容量
ビットｎ、データ入力ビット総数ｍのフェイルメモリ
は、被試験メモリＩＣ１の同時測定個数ｐによって、容
量ビットｎ／ｐ、データ入力ビット数ｍ／ｐに分割さ
れ、各々のメモリＩＣ１に割り付けられる。この分割さ
れた各々のフェイルメモリ６は平行して同様の動作をす
るので、以下分割された１個のみを用いて説明をする。
び不良データ４の記憶方法を示す説明図である。総容量
ビットｎ、データ入力ビット総数ｍのフェイルメモリ
は、被試験メモリＩＣ１の同時測定個数ｐによって、容
量ビットｎ／ｐ、データ入力ビット数ｍ／ｐに分割さ
れ、各々のメモリＩＣ１に割り付けられる。この分割さ
れた各々のフェイルメモリ６は平行して同様の動作をす
るので、以下分割された１個のみを用いて説明をする。
【０００８】説明を簡略化するために、被試験メモリＩ
Ｃ１のデータ出力ビット数を、１ビットとする。この場
合、フェイルメモリのデータ入力ビット７の任意の１ビ
ットを用いて不良データ４を記憶する。この被試験メモ
リＩＣ１のデータ出力ビット数が４ビットの場合は、フ
ェイルメモリのデータ入力ビットの任意の４ビットを用
いて不良データを記憶する。
Ｃ１のデータ出力ビット数を、１ビットとする。この場
合、フェイルメモリのデータ入力ビット７の任意の１ビ
ットを用いて不良データ４を記憶する。この被試験メモ
リＩＣ１のデータ出力ビット数が４ビットの場合は、フ
ェイルメモリのデータ入力ビットの任意の４ビットを用
いて不良データを記憶する。
【０００９】この不良データ４の記憶方法は、前述した
リダンダンシ判定試験の試験フローに於いてまず試験１
を行い、この試験１の不良データ８ａを前述したリダン
ダンシ判定の動作に基づいてフェイルメモリ６の任意の
単一のフェイルメモリブロックに記憶し、リダンダンシ
判定を行う。ここでフェイルメモリブロックとは、フェ
イルメモリ６が、被試験メモリＩＣ１の同時測定個数ｐ
および被試験メモリＩＣ１の入出力データビット数ｑ等
の測定条件によりシステム的に分割されるメモリブロッ
クであり、容量ビット｛（ｎ／ｐ）／（ｍ／ｐ）｝又は
｛（ｎ／ｐ）／ｑ｝で表される。但し、ｎはフェイルメ
モリ６の総容量ビット、ｍはフェイルメモリ６のデータ
入力ビット総数である。
リダンダンシ判定試験の試験フローに於いてまず試験１
を行い、この試験１の不良データ８ａを前述したリダン
ダンシ判定の動作に基づいてフェイルメモリ６の任意の
単一のフェイルメモリブロックに記憶し、リダンダンシ
判定を行う。ここでフェイルメモリブロックとは、フェ
イルメモリ６が、被試験メモリＩＣ１の同時測定個数ｐ
および被試験メモリＩＣ１の入出力データビット数ｑ等
の測定条件によりシステム的に分割されるメモリブロッ
クであり、容量ビット｛（ｎ／ｐ）／（ｍ／ｐ）｝又は
｛（ｎ／ｐ）／ｑ｝で表される。但し、ｎはフェイルメ
モリ６の総容量ビット、ｍはフェイルメモリ６のデータ
入力ビット総数である。
【００１０】このリダンダンシ判定を行った結果、冗長
メモリセルとの置換が可能であれば次に試験２を行う。
この時試験２の不良データ８ｂは試験１の不良データ８
ａに上書きしてフェイルメモリ６に記憶される。この試
験２の不良データ８ｂの記憶後、さらにリダンダンシ判
定を行い、冗長メモリセルとの置換がさらに可能であれ
ば、次に試験３を試験２と同様に行う。以下、試験４、
試験５も順次同様に繰り返し行う。ここで、ホールド試
験（試験３〜試験５）の試験フローは、前述したように
不良データ４が機能試験毎に上書きされてフェイルメモ
リ６に記憶されるため、規格の低いホールド時間の短い
試験（試験３）から実施し、順次規格の高いホールド時
間の長い試験（試験４、試験５）を実施していた。但
し、リダンダンシ判定を行った結果、冗長メモリセルと
の置換が不可能になった時点で試験結果であるカテゴリ
データの割り付けを行って試験は終了する。
メモリセルとの置換が可能であれば次に試験２を行う。
この時試験２の不良データ８ｂは試験１の不良データ８
ａに上書きしてフェイルメモリ６に記憶される。この試
験２の不良データ８ｂの記憶後、さらにリダンダンシ判
定を行い、冗長メモリセルとの置換がさらに可能であれ
ば、次に試験３を試験２と同様に行う。以下、試験４、
試験５も順次同様に繰り返し行う。ここで、ホールド試
験（試験３〜試験５）の試験フローは、前述したように
不良データ４が機能試験毎に上書きされてフェイルメモ
リ６に記憶されるため、規格の低いホールド時間の短い
試験（試験３）から実施し、順次規格の高いホールド時
間の長い試験（試験４、試験５）を実施していた。但
し、リダンダンシ判定を行った結果、冗長メモリセルと
の置換が不可能になった時点で試験結果であるカテゴリ
データの割り付けを行って試験は終了する。
【００１１】
【発明が解決しようとする課題】前述したようにメモリ
ＩＣ１のリダンダンシ判定試験の試験フローは、複数回
の異なった機能試験（試験１〜試験５）を行い、これら
各機能試験毎または複数個の機能試験毎にリダンダンシ
判定を行っていた。１回の試験フローの内で、その機能
試験およびリダンダンシ判定が行われる回数は、リダン
ダンシ判定を行った結果、冗長メモリセルとの置換が不
可能なるまで機能試験が行われるため、メモリＩＣの歩
留り及びメモリＩＣの製品グレードを決定するメモリＩ
Ｃの製品実力値（ホールド派生）が向上するとその試験
回数が増加する。すなわち、製品の品質が良くなり、製
品不良が機能試験のグレードの高い試験の方に発生する
割合が多くなると、機能試験の前半のグレードの低い試
験の試験時間に、後半の試験の試験時間が加算され、長
時間の試験が累積されて実施されることになり、その結
果、全体としての試験時間が増加しテストコストが増大
する。
ＩＣ１のリダンダンシ判定試験の試験フローは、複数回
の異なった機能試験（試験１〜試験５）を行い、これら
各機能試験毎または複数個の機能試験毎にリダンダンシ
判定を行っていた。１回の試験フローの内で、その機能
試験およびリダンダンシ判定が行われる回数は、リダン
ダンシ判定を行った結果、冗長メモリセルとの置換が不
可能なるまで機能試験が行われるため、メモリＩＣの歩
留り及びメモリＩＣの製品グレードを決定するメモリＩ
Ｃの製品実力値（ホールド派生）が向上するとその試験
回数が増加する。すなわち、製品の品質が良くなり、製
品不良が機能試験のグレードの高い試験の方に発生する
割合が多くなると、機能試験の前半のグレードの低い試
験の試験時間に、後半の試験の試験時間が加算され、長
時間の試験が累積されて実施されることになり、その結
果、全体としての試験時間が増加しテストコストが増大
する。
【００１２】一般に、メモリＩＣの歩留り及びメモリＩ
Ｃの製品実力値（ホールド派生）は、不良モードデータ
の蓄積により生産開始時期からおよそ一年程度で向上し
安定する。
Ｃの製品実力値（ホールド派生）は、不良モードデータ
の蓄積により生産開始時期からおよそ一年程度で向上し
安定する。
【００１３】本発明の目的は、リダンダンシ判定試験を
行う際、メモリＩＣの歩留り及びメモリＩＣの製品実力
値（ホールド派生）の向上に応じて、フェイルメモリへ
の不良データの記憶方法を変更することにより、リダン
ダンシ判定試験を効率良く行い、試験時間の増加を少く
した半導体記憶の試験方法を提供することにある。
行う際、メモリＩＣの歩留り及びメモリＩＣの製品実力
値（ホールド派生）の向上に応じて、フェイルメモリへ
の不良データの記憶方法を変更することにより、リダン
ダンシ判定試験を効率良く行い、試験時間の増加を少く
した半導体記憶の試験方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の構成は、半導体
記憶装置の不良セル位置データを格納するフェイルメモ
リを有する試験装置による半導体記憶装置の試験方法に
おいて、前記半導体記憶装置の不良セル位置データを前
記フェイルメモリに記憶する際、前記半導体記憶装置の
機能試験のうち異なった記憶保持能力試験毎に任意の単
数のメモリブロックに前記不良セル位置データを記憶さ
せると共に、前記機能試験を、その記憶保持能力を検出
するホールド時間の長い試験から実施して試験された前
記半導体記憶装置が良品と判定されたときは試験を終了
し、不良品と判定された場合は順次そのホールド時間の
短い試験を実施することにより、前記半導体記憶装置の
試験時間が少くなるようにしたことを特徴とする。
記憶装置の不良セル位置データを格納するフェイルメモ
リを有する試験装置による半導体記憶装置の試験方法に
おいて、前記半導体記憶装置の不良セル位置データを前
記フェイルメモリに記憶する際、前記半導体記憶装置の
機能試験のうち異なった記憶保持能力試験毎に任意の単
数のメモリブロックに前記不良セル位置データを記憶さ
せると共に、前記機能試験を、その記憶保持能力を検出
するホールド時間の長い試験から実施して試験された前
記半導体記憶装置が良品と判定されたときは試験を終了
し、不良品と判定された場合は順次そのホールド時間の
短い試験を実施することにより、前記半導体記憶装置の
試験時間が少くなるようにしたことを特徴とする。
【００１５】また、本発明において、半導体記憶装置の
機能試験を規格グレードが高い機能試験から実施し、順
次前記規格グレードの低い機能試験を実施するようにす
ることもできる。
機能試験を規格グレードが高い機能試験から実施し、順
次前記規格グレードの低い機能試験を実施するようにす
ることもできる。
【００１６】なお、フェイルメモリブロックとは、容量
ビット｛（ｎ／ｐ）／（ｍ／ｐ）｝又は｛（ｎ／ｐ）／
ｑ｝で表され、ｍはフェイルメモリのデータ入力ビット
総数、ｎはフェイルメモリの総容量ビット、ｐはフェイ
ルメモリのデータ入力ビット総数、ｑは被試験メモリＩ
Ｃの入出力データビット数である。
ビット｛（ｎ／ｐ）／（ｍ／ｐ）｝又は｛（ｎ／ｐ）／
ｑ｝で表され、ｍはフェイルメモリのデータ入力ビット
総数、ｎはフェイルメモリの総容量ビット、ｐはフェイ
ルメモリのデータ入力ビット総数、ｑは被試験メモリＩ
Ｃの入出力データビット数である。
【００１７】
【発明の実施の形態】図１は本発明の一実施形態を説明
するリダンダンシ判定試験の試験フロー図である。従来
の構成では、ホールド試験（試験３〜試験５）の試験フ
ローが規格グレードの低いレベルのホールド時間の短い
試験（試験３）から実施し、試験後のリダンダンシ判定
で置換機能と判断されたら順次規格グレードの高いレベ
ルのホールド時間の長い試験（試験４、試験５）を実施
していたが、本実施形態ではホールド試験（試験３〜試
験５）の試験フローが図に示すように、ステップ７Ａで
規格グレードの高いレベルのホールド時間の長い試験
（試験５）から実施し、試験後のリダンダンシ判定で置
換が不可能ならば、ステップ９，１１Ａで順次規格グレ
ードの低いレベルのホールド時間の短い試験（試験４、
試験３）を実施している。また、そのホールド試験に於
いては、規格グレードの高いレベルのホールド時間の長
い試験が、規格グレードの低いレベルのホールド時間の
短い試験を内容を包含しているので、規格グレードの高
いレベルのホールド試験に合格すれば、規格グレードの
低いレベルのホールド試験を行う必要はないことにな
る。
するリダンダンシ判定試験の試験フロー図である。従来
の構成では、ホールド試験（試験３〜試験５）の試験フ
ローが規格グレードの低いレベルのホールド時間の短い
試験（試験３）から実施し、試験後のリダンダンシ判定
で置換機能と判断されたら順次規格グレードの高いレベ
ルのホールド時間の長い試験（試験４、試験５）を実施
していたが、本実施形態ではホールド試験（試験３〜試
験５）の試験フローが図に示すように、ステップ７Ａで
規格グレードの高いレベルのホールド時間の長い試験
（試験５）から実施し、試験後のリダンダンシ判定で置
換が不可能ならば、ステップ９，１１Ａで順次規格グレ
ードの低いレベルのホールド時間の短い試験（試験４、
試験３）を実施している。また、そのホールド試験に於
いては、規格グレードの高いレベルのホールド時間の長
い試験が、規格グレードの低いレベルのホールド時間の
短い試験を内容を包含しているので、規格グレードの高
いレベルのホールド試験に合格すれば、規格グレードの
低いレベルのホールド試験を行う必要はないことにな
る。
【００１８】図１のリダンダンシ判定試験の試験フロー
を実現するための、フェイルメモリ６への被試験メモリ
ＩＣ１の不良データ４の記憶方法を図２のブロック図に
示す。この図において、まずステップＳ３で試験１を行
い、この試験１の不良データ８ａをホールド試験の項目
数だけ（ここでは、試験３、試験４、試験５の３個とな
る）の、容量ビット｛（ｎ／ｐ）／（ｍ／ｐ）｝又は
｛（ｎ／ｐ）／ｑ｝で表されるフェイルメモリ６の１〜
３段目のブロックに、個々に同時に同一不良データ８ａ
を記憶する。ここで同時に複数のフェイルメモリブロッ
クに同一不良データを記憶する方法は、特開平３−１５
６７９９号公報に示されている。
を実現するための、フェイルメモリ６への被試験メモリ
ＩＣ１の不良データ４の記憶方法を図２のブロック図に
示す。この図において、まずステップＳ３で試験１を行
い、この試験１の不良データ８ａをホールド試験の項目
数だけ（ここでは、試験３、試験４、試験５の３個とな
る）の、容量ビット｛（ｎ／ｐ）／（ｍ／ｐ）｝又は
｛（ｎ／ｐ）／ｑ｝で表されるフェイルメモリ６の１〜
３段目のブロックに、個々に同時に同一不良データ８ａ
を記憶する。ここで同時に複数のフェイルメモリブロッ
クに同一不良データを記憶する方法は、特開平３−１５
６７９９号公報に示されている。
【００１９】また試験１の終了後、リダンダンシ判定を
行う際は、不良データ８ａを記憶した複数個のフェイル
メモリブロック（この説明では３個）のうち任意の１ブ
ロックから不良データ８ａをリダンダンシ演算器５に読
込みリダンダンシ判定を行う。このリダンダンシ判定を
行った結果、置換可能と判断されたら次の試験２を行
う。この試験２の不良データ８ｂをフェイルメモリ６に
記憶する際は、試験１の不良データ８ａに上書きして試
験１と同様に、ホールド試験の項目数だけのフェイルメ
モリの１〜３段目のブロックに、個々に同時に同一不良
データ８ｂを記憶する。この試験２のリダンダンシ判定
は試験１のリダンダンシ判定と同様に行う。
行う際は、不良データ８ａを記憶した複数個のフェイル
メモリブロック（この説明では３個）のうち任意の１ブ
ロックから不良データ８ａをリダンダンシ演算器５に読
込みリダンダンシ判定を行う。このリダンダンシ判定を
行った結果、置換可能と判断されたら次の試験２を行
う。この試験２の不良データ８ｂをフェイルメモリ６に
記憶する際は、試験１の不良データ８ａに上書きして試
験１と同様に、ホールド試験の項目数だけのフェイルメ
モリの１〜３段目のブロックに、個々に同時に同一不良
データ８ｂを記憶する。この試験２のリダンダンシ判定
は試験１のリダンダンシ判定と同様に行う。
【００２０】このリダンダンシ判定で置換可能と判断さ
れたとき、次にステップＳ７Ａで試験５を行う際は、試
験５の不良データ８ｅは、任意の１個のフェイルメモリ
の３段目のブロックに上書きして記憶する。この試験５
のリダンダンシ判定はステップ８で不良データ８ｅを書
き込んだフェイルメモリの３段目のブロックからリダン
ダンシ演算器５に不良データ８ａ、８ｂ、８ｅを読み込
んでリダンダンシ判定を行う。このリダンダンシ判定の
結果が置換可能と判定されたならば、カテゴリデータの
割付けを行い、テスト終了となる。また、置換不可能と
判定されたならば、次にステップ９で試験４を行う。こ
の試験４の不良データ８ｄは、試験５の不良データ８ｅ
を記憶したフェイルメモリブロック以外の、任意の１個
のフェイルメモリの２段目のブロックに上書して記憶す
る。この試験４のリダンダンシ判定はステップ１０で試
験５と同様に行う。次にステップ１１Ａで試験３を行う
場合は、残りのフェイルメモリブロックを用いて同様に
行う。このようにして図１に示すリダンダンシ判定試験
の試験フローが実現できる。
れたとき、次にステップＳ７Ａで試験５を行う際は、試
験５の不良データ８ｅは、任意の１個のフェイルメモリ
の３段目のブロックに上書きして記憶する。この試験５
のリダンダンシ判定はステップ８で不良データ８ｅを書
き込んだフェイルメモリの３段目のブロックからリダン
ダンシ演算器５に不良データ８ａ、８ｂ、８ｅを読み込
んでリダンダンシ判定を行う。このリダンダンシ判定の
結果が置換可能と判定されたならば、カテゴリデータの
割付けを行い、テスト終了となる。また、置換不可能と
判定されたならば、次にステップ９で試験４を行う。こ
の試験４の不良データ８ｄは、試験５の不良データ８ｅ
を記憶したフェイルメモリブロック以外の、任意の１個
のフェイルメモリの２段目のブロックに上書して記憶す
る。この試験４のリダンダンシ判定はステップ１０で試
験５と同様に行う。次にステップ１１Ａで試験３を行う
場合は、残りのフェイルメモリブロックを用いて同様に
行う。このようにして図１に示すリダンダンシ判定試験
の試験フローが実現できる。
【００２１】図３は本発明の第２の実施の形態を説明す
るブロック図である。本実施形態も、図１の場合と同様
のリダンダンシ判定試験の試験フローを実現するため
の、フェイルメモリ６への被試験メモリＩＣ１の不良デ
ータ４の記憶方法およびリダンダンシ判定方法を示して
いる。図において、まずステップＳ３で試験１を行い、
試験１の不良データ８ａを、容量ビット｛（ｎ／ｐ）／
（ｍ／ｐ）｝又は｛（ｎ／ｐ）／ｑ｝で表されるフェイ
ルメモリ６の一段目のブロックに記憶する。
るブロック図である。本実施形態も、図１の場合と同様
のリダンダンシ判定試験の試験フローを実現するため
の、フェイルメモリ６への被試験メモリＩＣ１の不良デ
ータ４の記憶方法およびリダンダンシ判定方法を示して
いる。図において、まずステップＳ３で試験１を行い、
試験１の不良データ８ａを、容量ビット｛（ｎ／ｐ）／
（ｍ／ｐ）｝又は｛（ｎ／ｐ）／ｑ｝で表されるフェイ
ルメモリ６の一段目のブロックに記憶する。
【００２２】この試験１終了後、ステップＳ４で不良デ
ータ８ａを記憶したフェイルメモリブロックからリダン
ダンシ演算器５に読込みリダンダンシ判定を行う。この
リダンダンシ判定を行った結果置換可能と判断された
ら、次にステップＳ５で試験２を行う。この試験２の不
良データ８ｂは、試験１の不良データ８ａを記憶したフ
ェイルメモリ６の１段目のブロックに上書して記憶し、
試験２終了後のステップＳ６のリダンダンシ判定は、試
験１のリダンダンシ判定と同様に行う。
ータ８ａを記憶したフェイルメモリブロックからリダン
ダンシ演算器５に読込みリダンダンシ判定を行う。この
リダンダンシ判定を行った結果置換可能と判断された
ら、次にステップＳ５で試験２を行う。この試験２の不
良データ８ｂは、試験１の不良データ８ａを記憶したフ
ェイルメモリ６の１段目のブロックに上書して記憶し、
試験２終了後のステップＳ６のリダンダンシ判定は、試
験１のリダンダンシ判定と同様に行う。
【００２３】このリダンダンシ判定で置換可能と判断さ
れ、次にステップ７Ａで試験５を行う際は、試験５の不
良データ８ｅは、試験１および試験２の不良データ８
ａ、８ｂを記憶したフェイルメモリ６の１段目のメモリ
ブロックとは別のフェイルメモリ６の４段目のブロック
に記憶する。
れ、次にステップ７Ａで試験５を行う際は、試験５の不
良データ８ｅは、試験１および試験２の不良データ８
ａ、８ｂを記憶したフェイルメモリ６の１段目のメモリ
ブロックとは別のフェイルメモリ６の４段目のブロック
に記憶する。
【００２４】この試験５終了後のステップ８のリダンダ
ンシ判定は、試験５の不良データ８ｅを記憶したフェイ
ルメモリの１段目のブロック及び試験１、試験２の不良
データ８ａ、８ｂを記憶したフェイルメモリの４段目の
ブロックから同時に平行して不良データ８ａ、８ｂ、８
ｅをリダンダンシ演算器５に出力して読み込んでリダン
ダンシ判定を行う。ここで複数のフェイルメモリブロッ
クから同時に平行して不良データをリダンダンシ演算器
５に出力して読み込む機能は、既に試験装置（メモリテ
スタ）に実現されている機能である。
ンシ判定は、試験５の不良データ８ｅを記憶したフェイ
ルメモリの１段目のブロック及び試験１、試験２の不良
データ８ａ、８ｂを記憶したフェイルメモリの４段目の
ブロックから同時に平行して不良データ８ａ、８ｂ、８
ｅをリダンダンシ演算器５に出力して読み込んでリダン
ダンシ判定を行う。ここで複数のフェイルメモリブロッ
クから同時に平行して不良データをリダンダンシ演算器
５に出力して読み込む機能は、既に試験装置（メモリテ
スタ）に実現されている機能である。
【００２５】これらのリダンダンシ判定の結果が置換可
能と判定されたならば、ステップＳ１３のカテゴリデー
タの割付けを行ってテストを終了し、置換不可能と判断
されたならば、次に試験４を行う。
能と判定されたならば、ステップＳ１３のカテゴリデー
タの割付けを行ってテストを終了し、置換不可能と判断
されたならば、次に試験４を行う。
【００２６】次に行うステップＳ９の試験４の不良デー
タ８ｄは、試験５の不良データ８ｅ及び試験１、試験２
の不良データ８ａ、８ｂを記憶したフェイルメモリブロ
ック以外の、任意の単一のフェイルメモリの３段目のブ
ロックに記憶する。この試験４終了後のステップＳ１０
のリダンダンシ判定は、試験５と同様に試験４の不良デ
ータ８ｄを記憶したフェイルメモリブロック及び試験
１、試験２の不良データ８ａ、８ｂを記憶したフェイル
メモリブロックから同時に平行して不良データ８ａ、８
ｂ、８ｄをリダンダンシ演算器５に出力して読み込み、
リダンダンシは判定を行う。この試験４終了後のリダン
ダンシ判定（Ｓ１０）の結果が置換可能と判定されたな
らば、ステップＳ１３でカテゴリデータの割付けを行い
テストを終了し、置換不可能と判断されたならば、次に
試験３を行う。
タ８ｄは、試験５の不良データ８ｅ及び試験１、試験２
の不良データ８ａ、８ｂを記憶したフェイルメモリブロ
ック以外の、任意の単一のフェイルメモリの３段目のブ
ロックに記憶する。この試験４終了後のステップＳ１０
のリダンダンシ判定は、試験５と同様に試験４の不良デ
ータ８ｄを記憶したフェイルメモリブロック及び試験
１、試験２の不良データ８ａ、８ｂを記憶したフェイル
メモリブロックから同時に平行して不良データ８ａ、８
ｂ、８ｄをリダンダンシ演算器５に出力して読み込み、
リダンダンシは判定を行う。この試験４終了後のリダン
ダンシ判定（Ｓ１０）の結果が置換可能と判定されたな
らば、ステップＳ１３でカテゴリデータの割付けを行い
テストを終了し、置換不可能と判断されたならば、次に
試験３を行う。
【００２７】次に行うステップＳ１１Ａの試験３の不良
データ８ｃは、試験５の不良データ８ｅ、試験４の不良
データ８ｄ、及び、試験１、試験２の不良データ８ａ、
８ｂを記憶したフェイルメモリブロック以外のフェイル
メモリの２段目のブロックに記憶する。この試験３終了
後のステップＳ１２のリダンダンシ判定は、試験４と同
様に、試験３の不良データ８ｃを記憶したフェイルメモ
リブロック及び試験１、試験２の不良データ８ａ、８ｂ
を記憶したフェイルメモリブロックから同時に平行して
不良データをリダンダンシ演算器５に出力して読み込
み、リダンダンシ判定を行う。このようにして図１に示
すリダンダンシ判定試験の試験フローが実現できる。
データ８ｃは、試験５の不良データ８ｅ、試験４の不良
データ８ｄ、及び、試験１、試験２の不良データ８ａ、
８ｂを記憶したフェイルメモリブロック以外のフェイル
メモリの２段目のブロックに記憶する。この試験３終了
後のステップＳ１２のリダンダンシ判定は、試験４と同
様に、試験３の不良データ８ｃを記憶したフェイルメモ
リブロック及び試験１、試験２の不良データ８ａ、８ｂ
を記憶したフェイルメモリブロックから同時に平行して
不良データをリダンダンシ演算器５に出力して読み込
み、リダンダンシ判定を行う。このようにして図１に示
すリダンダンシ判定試験の試験フローが実現できる。
【００２８】
【発明の効果】以上説明したように、メモリＩＣの歩留
り及び製品の実力値が向上した場合、従来のリダンダン
シ判定試験の試験では、機能試験およびリダンダンシ判
定の実行回数が増加するため、テスト全体としての試験
時間が増加していたが、本発明のリダンダンシ判定試験
を行う事により、ホールド時間の長い試験を合格するメ
モリＩＣでは、ホールド時間の短い試験およびそのリダ
ンダンシ判定の実施を省略することができ、テスト全体
としての試験時間の増加を少くする事ができる。
り及び製品の実力値が向上した場合、従来のリダンダン
シ判定試験の試験では、機能試験およびリダンダンシ判
定の実行回数が増加するため、テスト全体としての試験
時間が増加していたが、本発明のリダンダンシ判定試験
を行う事により、ホールド時間の長い試験を合格するメ
モリＩＣでは、ホールド時間の短い試験およびそのリダ
ンダンシ判定の実施を省略することができ、テスト全体
としての試験時間の増加を少くする事ができる。
【図１】本発明の一実施の形態を説明するリダンダンシ
判定試験の試験フロー図である。
判定試験の試験フロー図である。
【図２】図１のフェイルメモリへの不良データ記憶方法
を説明するブロック図である。
を説明するブロック図である。
【図３】本発明の他の実施形態のフェイルメモリへの不
良データ記憶方法を説明するブロック図である。
良データ記憶方法を説明するブロック図である。
【図４】従来例のリダンダンシ判定試験を説明する試験
フロー図である。
フロー図である。
【図５】図４のリダンダンシ判定の動作を説明する試験
ブロック図である。
ブロック図である。
【図６】図４のフェイルメモリへの不良データ記憶方法
を説明するブロック図である。
を説明するブロック図である。
１ メモリＩＣ ２ 出力データ ３ 比較器 ４ 不良データ ５ リダンダンシ演算器 ６ フェイルメモリ ７ データ入力ビット ８ａ〜８ｅ 試験１〜試験５の不良データ ９ アドレス信号 １０ 制御信号 １１ 入力データ信号 １２ 期待値データ信号 １３ パターン発生器
Claims (2)
- 【請求項１】 半導体記憶装置の不良セル位置データを
格納するフェイルメモリを有する試験装置による半導体
記憶装置の試験方法において、前記半導体記憶装置の不
良セル位置データを前記フェイルメモリに記憶する際、
前記半導体記憶装置の機能試験のうち異なった記憶保持
能力試験毎に任意の単数のメモリブロックに前記不良セ
ル位置データを記憶させると共に、前記機能試験を、そ
の記憶保持能力を検出するホールド時間の長い試験から
実施して試験された前記半導体記憶装置が良品と判定さ
れたときは試験を終了し、不良品と判定された場合は順
次そのホールド時間の短い試験を実施することにより、
前記半導体記憶装置の試験時間が少くなるようにしたこ
とを特徴とする半導体記憶装置の試験方法。 - 【請求項２】 半導体記憶装置の機能試験を規格グレー
ドが高い機能試験から実施し、順次前記規格グレードの
低い機能試験を実施するようにした請求項１記載の半導
体記憶装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311267A JP2865035B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311267A JP2865035B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153297A JPH09153297A (ja) | 1997-06-10 |
| JP2865035B2 true JP2865035B2 (ja) | 1999-03-08 |
Family
ID=18015085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7311267A Expired - Fee Related JP2865035B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体記憶装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865035B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4693526B2 (ja) * | 2005-07-06 | 2011-06-01 | 株式会社東芝 | 半導体集積回路、および、半導体集積回路のテスト方法 |
| US7447955B2 (en) * | 2005-11-30 | 2008-11-04 | Advantest Corporation | Test apparatus and test method |
| JP2008077737A (ja) * | 2006-09-20 | 2008-04-03 | Toshiba Corp | 半導体検査装置 |
| JP7112904B2 (ja) * | 2018-07-20 | 2022-08-04 | ラピスセミコンダクタ株式会社 | 半導体メモリのテスト方法 |
-
1995
- 1995-11-29 JP JP7311267A patent/JP2865035B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09153297A (ja) | 1997-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |