JPH1186593A - 集積回路試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 大量のメモリデバイスの試験結果の解析を小
規模のハードロジックで実現可能な集積回路試験装置を
提供する。 【解決手段】 アドレス発生装置５からのアドレス情報
で指定される被測定デバイス２-1〜２-nのアドレス位置
へデータ発生装置６からのデータが書き込まれた後に読
み出され、比較回路３-1〜３-nへ出力されてデータ発生
装置６からの期待値と比較される。ＤＳコントロール回
路１０は、選択信号ｓｅｌ-1〜ｓｅｌ-nをアンド回路１
１-1〜１１-nへ供給し、特定の被測定デバイスに対応し
た比較回路を選択してフェイル信号ｆ-1〜ｆ-nを出力す
る。これらの論理和をオア回路１２で求め、アドレス情
報で指定されるビットマップメモリ４のアドレス位置へ
書き込む。また、マスク有効信号ｍｋを有効化すると、
アドレス情報で指定されるビットマップメモリ４の内容
がフェイルのときに、アンド回路１３の出力でフェイル
信号ｆ-1〜ｆ-nがマスクされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不良メモリデバイ
スの解析に使用されるフェイル情報のビットマップを取
得するとともに、予め判明しているメモリデバイスの不
良部分をマスクしてその良否判定を行う集積回路試験装
置に関するものである。

【０００２】

【従来の技術】メモリデバイスの不良を解析するための
一手法として、不良セルのアドレスを視角的に確認でき
るようにその図示を行うフェイルビットマップがある。
従来、こうしたフェイルビットマップを作成するには、
試験対象となるメモリデバイスと同等以上の容量を持つ
メモリ（以下、「ビットマップメモリ」と称する）を予
め設けておき、専用のメモリ試験装置を用いて、メモリ
デバイスから採取されたフェイル情報（不良情報）をビ
ットマップメモリへ蓄えるようにしていた。そして、メ
モリ試験装置に接続されている上位コンピュータに対し
て蓄積されているフェイル情報を送信し、上位コンピュ
ータ側でフェイルビットマップを作成して表示させてい
た。

【０００３】図２は、メモリデバイス等の被測定デバイ
スから得られるフェイル情報のビットマップを取得する
ための従来の装置構成を示したブロック図である。同図
に示される装置は、例えば、テストバーンインテスタと
呼ばれる集積回路試験装置に内蔵されるものである。こ
こで、テストバーンインテスタとは、メモリデバイス等
の早期不良を洗い出すために、バーンインを行いながら
被測定デバイスの良否判定を行うようにした装置であっ
て、周囲温度を自由に設定可能な恒温槽を備えており、
この恒温槽において大量の集積回路を同時に試験可能と
なっている。

【０００４】さて、同図において、符号１，…，１は何
れもメモリ試験装置であって、試験対象である被測定デ
バイス２と同数だけのメモリ試験装置が用意されてい
る。ここで、被測定デバイス２はメモリデバイスであっ
て、図示を省略したコネクタによってメモリ試験装置１
へ装着されている。また、比較回路３は例えば排他的論
理和回路によって構成されている。さらに、ビットマッ
プメモリ４は被測定デバイス２が持つ容量と同等以上の
容量を備えたメモリであって、上述した比較回路３の出
力がデータ入力端子ＤＡＴＡＩＮ及びライトイネーブル
端子ＷＥへ入力される。

【０００５】ここで、メモリ試験装置１，…，１は、ア
ドレス発生装置５及びデータ発生装置６へ共通に接続さ
れており、これらの装置からそれぞれアドレス情報及び
データが供給される。アドレス発生装置５が出力するア
ドレス情報は、被測定デバイス２のアドレス端子ＡＤと
ビットマップメモリ４のアドレス端子ＡＤＲＳへ供給さ
れる。また、データ発生装置６が出力するデータは、被
測定デバイス２のデータ入力端子ＤＩと比較回路３の一
方の入力端子へ供給される。そして、比較回路３の他方
の入力端子には、被測定デバイス２のデータ出力端子Ｄ
Ｏから出力される信号が供給される。

【０００６】アドレス発生装置５及びデータ発生装置６
は何れも上位コンピュータ（図示略）によってその動作
が制御され、また、上位コンピュータはビットマップメ
モリ４に適宜アクセスしてその内容の読み出し又は書き
込みを行うことができる。なお、被測定デバイス２又は
ビットマップメモリ４がアクセスされる際には、そのア
クセスが読み出し／書き込みの何れであるかを示す信号
がアドレス発生装置５又は上位コンピュータから与えら
れるが、煩雑になるため、図２ではこれらの信号の図示
を省略している。

【０００７】さて、上位コンピュータは予めビットマッ
プメモリ４の内容をクリアしたのち、アドレス発生装置
５及びデータ発生装置６に対してフェイル情報取得の指
示を行う。これにより、アドレス発生装置５は所定のア
ドレス情報を発生させ、データ発生装置６は所定のデー
タを発生させる。すると、被測定デバイス２はデータ入
力端子ＤＩＮに入力されるデータをアドレス情報で示さ
れるアドレス位置へ記録した後に、その内容をデータ出
力端子ＤＯからそのまま出力する。

【０００８】それゆえ、被測定デバイス２が正常であれ
ば、比較回路３の一方の入力端子に与えられるデータ
は、データ発生装置６から比較回路３の他方の入力端子
へ供給されるデータと一致し、ビットマップメモリ４の
データ入力端子ＤＡＴＡＩＮへロー（Ｌｏｗ）レベルの
信号が供給される。もっとも、この時点ではライトイネ
ーブル端子ＷＥへ与えられる信号もローレベルであるこ
とから、ビットマップメモリ４には比較回路３から出力
されるデータは書き込まれない。

【０００９】一方で、アドレス情報によって指定される
被測定デバイス２の記憶セル等に異常があると、比較回
路３の２つの入力端子へ与えられるデータが不一致する
こととなり、ビットマップメモリ４のデータ入力端子Ｄ
ＡＴＡＩＮにはハイ（Ｈｉｇｈ）レベルの信号が与えら
れる。このとき、ライトイネーブル端子ＷＥへ供給され
る信号もハイレベルであることから、ビットマップメモ
リ４には「フェイル」（不良）を表すハイレベルの信号
が書き込まれる。

【００１０】こうして、上述した動作を被測定デバイス
２の全てのアドレスについて行うことで、被測定デバイ
ス２に関するフェイル情報のビットマップがビットマッ
プメモリ４上に記録されることになる。そして、記録さ
れたフェイル情報をビットマップメモリ４から上位コン
ピュータ側へ読み出してフェイルビットマップとして表
示させるようにすれば、その不良分布を見ることによっ
てメモリデバイスの不良解析が行える。

【００１１】

【発明が解決しようとする課題】以上のように、従来の
集積回路試験装置を用いて大量（例えば数千個）のメモ
リデバイスを同時に試験しようとした場合、個々のメモ
リ試験装置１上にビットマップメモリ４が設けられた構
成であることから、被測定デバイス２と同数のビットマ
ップメモリ４が必要となってくる。したがって、大容量
のビットマップメモリ４を多数個使用しなければなら
ず、装置の規模が極めて大きくなってしまい、そのコス
トも莫大なものになるという問題が生じる。

【００１２】また、一般的なメモリテスタにおいては、
被測定デバイス２の特定アドレスの不良をマスクして試
験を実施する機能（いわゆる「フェイルアドレスマスク
機能」）が設けられている。この機能は主として不良解
析に使用されるもので、予め判っている不良の発生を抑
止することで、それら以外にも不良が存在するのかどう
かを判定するのに用いられる。というのは、メモリデバ
イスには不良セルを救済するための予備のセル群が設け
られているのが一般的であって、これら予備セルによっ
て救済可能な範囲内であれば、不良セルが存在していて
もメモリデバイスを良品として扱えるからである。とこ
ろが、従来の集積回路試験装置では、こうしたフェイル
アドレスマスク機能を実施することはできなかった。

【００１３】本発明は上記の点に鑑みてなされたもので
あり、その目的は、大量のメモリデバイスの試験結果の
解析を小規模のハードロジックで実現可能な集積回路試
験装置を提供することにある。また、本発明の目的は、
フェイル情報のビットマップの作成機能とフェイルアド
レスマスク機能とを兼ね備えた集積回路試験装置を安価
に実現することにある。

【００１４】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、複数の被測定デバイスへ
同時に試験データを書き込む試験データ書込手段と、前
記各被測定デバイスに書き込まれた前記試験データをそ
れぞれ読み出して所定の期待値と比較する複数の比較手
段と、前記各比較手段から出力される比較結果の中から
何れか一つを選択してフェイル情報として出力する第１
の選択手段と、前記フェイル情報が記憶されるフェイル
情報記憶手段と、前記試験データが書き込まれた前記被
測定デバイスのアドレスに対応する前記記憶手段のアド
レス位置へ前記フェイル情報を格納するフェイル情報格
納手段とを具備することを特徴としている。

【００１５】また、請求項２記載の発明は、複数の被測
定デバイスへ同時に試験データを書き込む試験データ書
込手段と、前記各被測定デバイスに書き込まれた前記試
験データをそれぞれ読み出して所定の期待値と比較する
複数の比較手段と、前記各比較手段から出力される比較
結果の中から複数個の比較結果を選択する第１の選択手
段と、前記複数個の比較結果から不一致を示している比
較結果の論理和を算出してフェイル情報として出力する
算出手段と、前記フェイル情報が記憶されるフェイル情
報記憶手段と、前記試験データが書き込まれた前記被測
定デバイスのアドレスに対応する前記記憶手段のアドレ
ス位置へ前記フェイル情報を格納するフェイル情報格納
手段とを具備することを特徴としている。

【００１６】また、請求項３記載の発明は、請求項１又
は２記載の発明において、前記試験データが書き込まれ
た前記被測定デバイスのアドレスに対応する前記記憶手
段のアドレス位置からフェイル情報を読み出し、該フェ
イル情報が前記被測定デバイスの不良を表しているとき
に、前記比較手段から前記第１の選択手段へ出力される
全ての比較結果を前記試験データ及び前記期待値の一致
を表す値へ強制するマスク手段を有することを特徴とし
ている。

【００１７】また、請求項４記載の発明は、請求項３記
載の発明において、予め判っている被測定デバイスの不
良アドレスに対応するアドレス位置へフェイル情報が格
納されたマスク情報記憶手段を有し、前記マスク手段
は、前記試験データが書き込まれた前記被測定デバイス
のアドレスに対応する前記マスク情報記憶手段のアドレ
ス位置から前記フェイル情報を読み出すことを特徴とし
ている。また、請求項５記載の発明は、請求項３又は４
記載の発明において、前記マスク手段は、前記被測定デ
バイスの試験内容に応じて、前記比較結果の強制を行う
かどうかを決定することを特徴としている。

【００１８】また、請求項６記載の発明は、請求項１〜
５の何れかの項記載の発明において、前記比較手段のう
ちの少なくとも一つに対して複数個の被測定デバイスを
接続し、これら複数個の被測定デバイスの中から最大一
つの被測定デバイスを各被測定デバイスのチップセレク
ト端子によって選択する第２の選択手段を有し、前記複
数個の被測定デバイスが接続された比較手段は、前記第
２の選択手段によって選択された被測定デバイスから前
記試験データを読み出して前記期待値との比較を行い、
前記第１の選択手段は、前記第２の選択手段によって何
れの被測定デバイスも選択されていない比較手段の出力
を前記試験データ及び前記期待値の一致を表す値へ強制
することを特徴としている。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１は、同実施形態による
集積回路試験装置の構成を示したブロック図であって、
フェイル情報のビットマップの作成機能とフェイルアド
レスマスク機能とを実現するための回路を抽出したもの
である。つまり、通常のメモリデバイスの試験を行うた
めの回路等は図示を省略してある。なお、同図におい
て、図２に示されるのと同じ構成要素については同一の
符号を付してあり、ここではその説明を省略する。

【００２０】さて、図１に示されている通り、本実施形
態では、被測定デバイスの数に依らずビットマップメモ
リ４を唯一つだけ設けた構成を採用している。被測定デ
バイス２-1，２-2，…，２-n（ｎは２以上の自然数）は
何れも図２の被測定デバイス２と同じ構成のメモリデバ
イスである。比較回路３-1，３-2，…，３-nは何れも図
２に示した比較回路３と同じ構成であって、被測定デバ
イス２-1，２-2，…，２-nの出力信号とデータ発生装置
６の出力信号とをそれぞれ比較して、各々の比較結果を
不一致信号ｍ-1，ｍ-2，…，ｍ-nとして出力する。

【００２１】ＤＳコントロール回路１０は、上位コンピ
ュータからの指示に従って選択信号ｓｅｌ-1，ｓｅｌ-
2，…，ｓｅｌ-nを生成して出力する。これら選択信号
は、被測定デバイス２-1〜２-nの中から任意に選択され
る任意数の被測定デバイスについて、それら被測定デバ
イスに対応して設けられた比較回路３-1〜３-nの出力信
号（即ち、不一致信号ｍ-1〜ｍ-n）を選択するための信
号である。

【００２２】３入力のアンド（ＡＮＤ）回路１１-1は、
比較回路３-1，ＤＳコントロール回路１０及び後述する
ナンド（ＮＡＮＤ）回路１３の各出力の論理積を求め、
得られた結果をフェイル信号ｆ-1として出力する。つま
りアンド回路１１-1は、ナンド回路１３の出力がローレ
ベルとなったときにフェイル信号ｆ-1をマスクして強制
的にローレベルとする。またアンド回路１１-1は、ナン
ド回路１３の出力がハイレベルであり，且つ，被測定デ
バイス２-1の選択によって選択信号ｓｅｌ-1がハイレベ
ルであるときに、比較回路３-1から出力される不一致信
号ｍ-1をフェイル信号ｆ-1として出力する。そして、こ
れ以外のアンド回路１１-2〜１１-nは、アンド回路１１
-1と同等の機能を有している。

【００２３】ｎ入力のオア（ＯＲ）回路１２は、フェイ
ル信号ｆー1〜ｆ-nの論理和を求め、これをフェイルオア
信号ｆ-or としてビットマップメモリ４のデータ入力端
子ＤＡＴＡＩＮ及びライトイネーブル端子ＷＥへ供給す
る。それゆえに、ＤＳコントロール回路１０によって同
時に選択された被測定デバイスのうちの一つでも不良が
あれば、オア回路１２はフェイルオア信号ｆ-or として
ハイレベルを出力することになり、その一方で、選択さ
れた被測定デバイスの何れにも不良がなければフェイル
オア信号ｆ-or としてローレベルが出力される。

【００２４】一方、ナンド回路１３は、上述したフェイ
ルアドレスマスク機能を実現するための回路であって、
上位コンピュータから送られるマスク有効信号ｍｋとビ
ットマップメモリ４のデータ出力端子ＤＡＴＡＯＵＴか
ら出力される信号の「ＮＡＮＤ」を演算し、その演算結
果をアンド回路１１-1〜１１-nへ供給する。ここで、マ
スク有効信号ｍｋは、フェイルアドレスマスク機能を有
効化するときはハイレベルに設定されるとともに、フェ
イルアドレスマスク機能を無効化するときはローレベル
に設定される。

【００２５】次に、上記構成による集積回路試験装置の
動作について説明するが、最初は、ビットマップメモリ
４へフェイル情報を取り込むときの処理について説明す
る。まず上位コンピュータは、図示しない回路を用いて
ビットマップメモリ４へアクセスして、予めその内容を
すべてクリアしておく。次に、上位コンピュータはマス
ク有効信号ｍｋをローレベルに設定してナンド回路１３
の出力をハイレベルとし、それによってフェイルアドレ
スマスク機能を無効化しておく。

【００２６】次に、上位コンピュータはｎ個の被測定デ
バイスの中から試験を行うべき被測定デバイスを任意に
選択してこれをＤＳコントロール回路１０へ通知する。
ここでは、図１に実際に図示されている被測定デバイス
２-1，２-2及び２-nの３つを選択したものとする。これ
によって、ＤＳコントロール回路１０は選択信号ｓｅｌ
-1，ｓｅｌ-2及びｓｅｌ-nだけをハイレベルするので、
アンド回路１１-1，１１-2及び１１-n以外のアンド回路
の出力はすべてローレベルに固定される。

【００２７】次に、上位コンピュータがアドレス発生装
置５及びデータ発生装置６に対してフェイル情報取得の
指示を行うと、予め決められている試験パターンに従っ
て、アドレス発生装置５が所定のアドレス情報を発生さ
せるとともにデータ発生装置６が所定のデータを発生さ
せる。これにより、アドレス情報で指定される被測定デ
バイス２-1〜２-nの各アドレスに対して、データ発生装
置６が発生するデータが書き込まれる。

【００２８】次いで、同アドレスに書き込まれた内容が
被測定デバイス２-1〜２-nから同時に出力されて、各々
が対応する比較回路３-1〜３-nの一方の入力端子へ供給
される。このとき、これら比較回路３-1〜３-nの他方の
入力端子には、データ発生装置６から被測定デバイス２
-1〜２-nへ書き込まれたデータが「期待値」として供給
された状態にある。したがって、被測定デバイス２-1〜
２-nの「良／不良」に応じて、各比較回路３-1〜３-nか
ら「ローレベル／ハイレベル」の信号が不一致信号ｍ-1
〜ｍ-nとして出力される。

【００２９】すると、アンド回路１１-1〜１１-nは、Ｄ
Ｓコントロール回路１０から出力される選択信号ｓｅｌ
-1〜ｓｅｌ-nに基づいて、不一致信号ｍ-1〜ｍ-nのう
ち、ハイレベルの選択信号ｓｅｌ-1，ｓｅｌ-2及びｓｅ
ｌ-nに対応する不一致信号ｍ-1，ｍ-2及びｍ-nだけを選
択する。次いで、アンド回路１１-1〜１１-nの出力であ
るフェイル信号ｆ-1〜ｆ-nの論理和がオア回路１２によ
り演算され、フェイルオア信号ｆ-or として出力され
る。したがって、不一致信号ｍ-1，ｍ-2，ｍ-nのうちの
少なくとも１つがフェイルを表すハイレベルとなってい
れば、フェイルオア信号ｆ-or はハイレベルとなる。こ
れによって、ビットマップメモリ４では、アドレス発生
装置５が発生するアドレス情報のアドレス位置へハイレ
ベルのフェイルオア信号ｆ-or が書き込まれる。

【００３０】一方、不一致信号ｍ-1，ｍ-2，ｍ-nが全て
ローレベルであれば、選択されたアドレスについては何
れの被測定デバイスも不良ではなく、ビットマップメモ
リ４のライトイネーブル端子ＷＥに与えられる信号もロ
ーレベルとなり、ビットマップメモリ４への書き込みは
行われない。つまり、ビットマップメモリ４では、アド
レス発生装置５からのアドレス情報で指定されるアドレ
ス位置の内容は、最初にクリアされたときの値がそのま
ま保持される。このようにして、アドレス発生装置５が
発生するアドレス情報とデータ発生装置６が発生するデ
ータを試験パターンに従って種々に組み合わせながら被
測定デバイスを測定することで、被測定デバイスの各ア
ドレスについてフェイル情報を取得してゆく。

【００３１】その後に、選択を行った被測定デバイスに
ついてその測定が終了したならば、ビットマップメモリ
４に取り込まれたフェイル情報を上位コンピュータが読
み出し、上位コンピュータ側でフェイルビットマップの
作成を行ってその表示を行って不良解析が行われる。そ
の後、不良の解析が完了した時点で、上位コンピュータ
からビットマップメモリ４の内容を再びクリアし、被測
定デバイス２-1〜２-nの中から選択された被測定デバイ
スの新たな組み合わせに対して、上述したのと同様の動
作を繰り返し行ってゆく。

【００３２】次に、ビットマップメモリ４に格納された
フェイル情報を使用して、フェイルアドレスマスク機能
を実現するときの動作について説明する。この場合、上
位コンピュータは予めマスク有効信号ｍｋをハイレベル
に設定して、フェイルアドレスマスク機能を有効化して
おく。また、上述したフェイル情報のビットマップの取
得処理を行うことによって、不良の検出されたビットマ
ップメモリ４のアドレス位置にはフェイル情報が格納さ
れているものとする。もっとも、必ずしも上記ビットマ
ップの取得処理を行っておく必要はなく、上位コンピュ
ータからビットマップメモリ４へ任意にフェイル情報を
書き込んでおくようにしても良い。

【００３３】さて、上位コンピュータからの指示に従っ
て、ＤＳコントロール回路１０は、選択信号ｓｅｌ-1〜
ｓｅｌ-nのうち、選択された被測定デバイスに対応する
選択信号についてハイレベルを出力する。次いで、上位
コンピュータからの試験開始指示によって、選択された
被測定デバイスに対する試験が開始されると、フェイル
情報を取得したときと同様に、アドレス発生装置５が所
定のアドレス情報を発生させ、データ発生装置６が所定
のデータを発生させる。このとき、ビットマップメモリ
４の上記アドレス情報で指定されるアドレス位置の内容
（フェイル情報）が、ビットマップメモリ４のデータ出
力端子ＤＡＴＡＯＵＴからナンド回路１３へ出力されて
いる。

【００３４】そしていま、ビットマップメモリ４から出
力されるフェイル情報が、フェイルを表すハイレベルと
なっていると、ナンド回路１３の出力がローレベルとな
り、選択された被測定デバイスに対応する比較回路３-1
〜３-nの出力の値に依らず、アンド回路１１-1〜１１-n
の出力であるフェイル信号ｆ-1〜ｆ-nが全てローレベル
に強制される。したがって、オア回路１２から出力され
るフェイルオア信号ｆ-or も常にローレベルとなり、結
果的に被測定デバイスに関するフェイルが全てマスクさ
れることになる。

【００３５】その一方で、ビットマップメモリ４から出
力されるフェイル情報がローレベルとなっているのであ
れば、ナンド回路１３の出力はハイレベルとなる。それ
ゆえこの場合は、フェイルアドレスマスク機能が無効化
されている場合（即ち、フェイル情報の取得処理の場
合）と同様に、選択された被測定デバイスの中に一つで
も不良が存在すれば、アドレス発生装置５からのアドレ
ス情報で指定されるビットマップメモリ４上のアドレス
位置へフェイルオア信号ｆ-or が書き込まれることにな
る。

【００３６】以上のように、フェイルアドレスマスク機
能を有効化すると、事前に不良が判明しているアドレス
については、フェイルオア信号ｆ-or がローレベルに強
制されて、フェイルの検出がマスクされる。したがっ
て、上位コンピュータがフェイルオア信号ｆ-or を監視
していれば、選択された被測定デバイスについてその良
品／不良品の判定ができることになる。すなわち、フェ
イルオア信号ｆ-or が一度でもハイレベルとなれば、予
め判明しているアドレス以外のアドレス位置に不良が存
在することになって、選択された被測定デバイスは不良
品と判定される。これに対し、フェイルオア信号ｆ-or
が終始ローレベルのままであれば、事前に判っている以
外の不良は無いことになり、その被測定デバイスは良品
と判定される。

【００３７】なお、上述した説明では、被測定デバイス
を複数個同時に選択した場合について説明したが、ビッ
トマップメモリ４へのフェイル情報の取り込みは被測定
デバイスを一つだけ選択して行うようにしても良い。こ
のことは、ビットマップメモリ４に格納されたフェイル
情報をマスク信号として使用して、フェイルアドレスマ
スク機能を実現する場合も同様である。この場合、上位
コンピュータは、選択信号ｓｅｌ-1〜ｓｅｌ-nのうちの
何れか一つだけがハイレベルに設定されるようにＤＳコ
ントロール回路１０を制御することになる。また、図１
に示す回路を複数組設けるようにすれば、その分だけビ
ットマップメモリ４へのフェイル情報の取り込み時間を
短縮することができる。

【００３８】また、選択信号ｓｅｌ-1〜ｓｅｌ-nをアン
ド回路１１-1〜１１-nへ供給する代わりに、それぞれの
被測定デバイスに設けられたチップセレクト端子（図示
略）へ接続することで、被測定デバイスを選択するよう
にしても良い。すなわち、チップセレクト端子にハイレ
ベルが与えられた被測定デバイスのデータ出力端子ＤＯ
だけからデータが出力されるようにする。その際、複数
の被測定デバイスのデータ出力端子ＤＯを各比較回路へ
接続し、同一の比較回路に接続された被測定デバイスが
２つ以上同時に選択されないようにチップセレクト端子
の信号を制御する。

【００３９】例えば、各比較回路にｍ個の被測定デバイ
スを接続することで（ｍ×ｎ）個の被測定デバイスが試
験対象となり、被測定デバイスと同数の比較回路を設け
ることなく被測定デバイスの数を増やすことが可能とな
る。なお、ｍ個の被測定デバイスが何れも選択されてい
ないときには、対応するフェイルアンド回路によって比
較回路の出力をマスクすることとする。また、全ての比
較回路に同数の被測定デバイスが接続されている必要は
なく、互いに異なる個数の被測定デバイスが接続されて
いても良い。

【００４０】また、本実施形態の回路構成によれば、フ
ェイル情報のビットマップの作成やフェイルアドレスマ
スク機能を実現するため以外に、通常のメモリデバイス
の試験へ流用することもできる。すなわち、通常の試験
では、比較回路３-1〜３-nから出力される不一致信号ｍ
-1〜ｍ-nが各被測定デバイスの良否判定を表す信号とな
る。したがって、特定の被測定デバイスの良否判定の結
果を知るには、その被測定デバイスに対応した比較回路
の不一致信号だけを選択する必要がある。しかして、本
実施形態によれば、ＤＳコントロール回路１０から出力
される選択信号ｓｅｌ-1〜ｓｅｌ-nのうち、選択したい
被測定デバイスに対応する信号だけをハイレベルとする
ことで、任意の被測定デバイスに対応した不一致信号を
選択してオア回路１２から取り出せる。

【００４１】また、本実施形態の回路構成では、フェイ
ルアドレスマスク機能を有効化した場合、予めビットマ
ップメモリ４に書き込まれているフェイル情報と被測定
デバイスを試験して得られるフェイル情報が何れもビッ
トマップメモリ４へ格納されることになる。これに対
し、ビットマップメモリ４とは別に、フェイル信号をマ
スクするためのフェイル情報を格納した（ビットマップ
メモリ４と同容量の）メモリを設けるようにして、この
メモリから読み出されるフェイル情報をマスク信号とし
てナンド回路１３の一方の入力端子へ供給する構成とし
ても良い。こうすることで、ビットマップメモリ４に
は、予め判っている不良部分以外のアドレス位置に関す
るフェイル情報だけが格納されるようになる。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
複数の被測定デバイスへ同時に書き込んだ試験データを
読み出して期待値と比較し、得られた比較結果の中から
何れか一つを選択してフェイル情報としてフェイル情報
記憶手段へ格納するように構成したので、フェイル情報
のビットマップを格納するためのメモリを一つだけ設け
れば良く、大量の被測定デバイスの不良解析を小規模な
ハードウェアで安価に実現することが可能になる。

【００４３】また、請求項２記載の発明によれば、各比
較手段が出力する比較結果の中から選択された複数個の
比較結果に基づいて、不一致を示している比較結果の論
理和を算出してフェイル情報としてフェイル情報記憶手
段へ格納するようにしている。これにより、複数の被測
定デバイスに関するフェイル情報が一度に得られ、個別
にフェイル情報を求めてゆく場合に比して、何れかの被
測定デバイスにフェイルが存在するかどうかを短時間で
調べられる。また、請求項３記載の発明によれば、被測
定デバイスの或るアドレスに対応するフェイル情報が被
測定デバイスの不良を表すときに、比較手段から出力さ
れる全ての比較結果を一致を表す値に強制している。こ
れにより、いわゆるフェイルアドレスマスク機能が実現
されるため、数ビット程度の不良が含まれたメモリデバ
イスなどの良否判定を簡易な構成で安価に行うことが可
能となる。

【００４４】また、請求項４記載の発明によれば、予め
判っている被測定デバイスの不良アドレスに対応したア
ドレス位置にフェイル情報が格納されたマスク情報記憶
手段をフェイル情報記憶手段とは別に設けたので、実際
に被測定デバイスを試験して得られるフェイル情報だけ
がフェイル情報記憶手段に格納されることになり、予め
判明している不良との間の切り分けを行う必要がなくな
る。また、請求項５記載の発明によれば、被測定デバイ
スの試験内容に応じて、比較結果を強制するかどうかを
決定するようにしたので、集積回路試験装置に接続され
た上位コンピュータなどからフェイルアドレスマスク機
能の有効／無効をテスト項目毎に切り換えるなどの制御
が可能となる。

【００４５】また、請求項６記載の発明によれば、ある
比較手段に複数個の被測定デバイスを接続してこれらの
中から最大一つの被測定デバイスをチップセレクト端子
を用いて選択し、選択された被測定デバイスから試験デ
ータを読み出して期待値との比較を行うとともに、複数
個の被測定デバイスの何れも選択されていないときに
は、対応する比較手段の出力を一致を表す値に強制して
いる。これにより、被測定デバイスと同数の比較手段を
設けることなく、試験対象となる被測定デバイスを増や
すことができる。

【図面の簡単な説明】

【図１】 本発明の一実施形態による集積回路試験装置
において、フェイル情報のビットマップの作成機能とフ
ェイルアドレスマスク機能を実現するための装置の構成
を示すブロック図である。

【図２】 従来の技術による集積回路試験装置におい
て、メモリデバイスから得られるフェイル情報のビット
マップを取得するための装置の構成を示すブロック図で
ある。

【符号の説明】

２-1〜２-n 被測定デバイス ３-1〜３-n 比較回路 ４ ビットマップメモリ ５ アドレス発生装置 ６ データ発生装置 １０ ＤＳコントロール回路 １１-1〜１１-n アンド回路 １２ オア回路 １３ ナンド回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の被測定デバイスへ同時に試験デー
   タを書き込む試験データ書込手段と、 前記各被測定デバイスに書き込まれた前記試験データを
   それぞれ読み出して所定の期待値と比較する複数の比較
   手段と、 前記各比較手段から出力される比較結果の中から何れか
   一つを選択してフェイル情報として出力する第１の選択
   手段と、 前記フェイル情報が記憶されるフェイル情報記憶手段
   と、 前記試験データが書き込まれた前記被測定デバイスのア
   ドレスに対応する前記記憶手段のアドレス位置へ前記フ
   ェイル情報を格納するフェイル情報格納手段とを具備す
   ることを特徴とする集積回路試験装置。
2. 【請求項２】 複数の被測定デバイスへ同時に試験デー
   タを書き込む試験データ書込手段と、 前記各被測定デバイスに書き込まれた前記試験データを
   それぞれ読み出して所定の期待値と比較する複数の比較
   手段と、 前記各比較手段から出力される比較結果の中から複数個
   の比較結果を選択する第１の選択手段と、 前記複数個の比較結果から不一致を示している比較結果
   の論理和を算出してフェイル情報として出力する算出手
   段と、 前記フェイル情報が記憶されるフェイル情報記憶手段
   と、 前記試験データが書き込まれた前記被測定デバイスのア
   ドレスに対応する前記記憶手段のアドレス位置へ前記フ
   ェイル情報を格納するフェイル情報格納手段とを具備す
   ることを特徴とする集積回路試験装置。
3. 【請求項３】 前記試験データが書き込まれた前記被測
   定デバイスのアドレスに対応する前記記憶手段のアドレ
   ス位置からフェイル情報を読み出し、該フェイル情報が
   前記被測定デバイスの不良を表しているときに、前記比
   較手段から前記第１の選択手段へ出力される全ての比較
   結果を前記試験データ及び前記期待値の一致を表す値へ
   強制するマスク手段を有することを特徴とする請求項１
   又は２記載の集積回路試験装置。
4. 【請求項４】 予め判っている被測定デバイスの不良ア
   ドレスに対応するアドレス位置へフェイル情報が格納さ
   れたマスク情報記憶手段を有し、 前記マスク手段は、前記試験データが書き込まれた前記
   被測定デバイスのアドレスに対応する前記マスク情報記
   憶手段のアドレス位置から前記フェイル情報を読み出す
   ことを特徴とする請求項３記載の集積回路試験装置。
5. 【請求項５】 前記マスク手段は、前記被測定デバイス
   の試験内容に応じて、前記比較結果の強制を行うかどう
   かを決定することを特徴とする請求項３又は４記載の集
   積回路試験装置。
6. 【請求項６】 前記比較手段のうちの少なくとも一つに
   対して複数個の被測定デバイスを接続し、 これら複数個の被測定デバイスの中から最大一つの被測
   定デバイスを各被測定デバイスのチップセレクト端子に
   よって選択する第２の選択手段を有し、 前記複数個の被測定デバイスが接続された比較手段は、
   前記第２の選択手段によって選択された被測定デバイス
   から前記試験データを読み出して前記期待値との比較を
   行い、 前記第１の選択手段は、前記第２の選択手段によって何
   れの被測定デバイスも選択されていない比較手段の出力
   を前記試験データ及び前記期待値の一致を表す値へ強制
   することを特徴とする請求項１〜５の何れかの項記載の
   集積回路試験装置。