JP2003007090A - メモリの不良救済解析方法・メモリ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリの不良救済解析処理の過程において、
マストリペアライン上のスペア領域のフェイルパターン
データを時間を掛けることなく取得する。 【解決手段】 各アドレスライン上に存在する不良セル
の数がこのアドレスラインと直交する向のスペアライン
の本数より多く存在するマストリペアラインを検出する
と共に、このマストリペアライン上のスペア領域のフェ
イルデータを読み出し、スペア領域の不良セルの配置を
表すフェイルパターンを求め、このフェイルパターンと
マストリペアラインを指し示すアドレスとをフェイルパ
ターンメモリに記憶させるメモリの不良救済解析方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はメモリの不良セル
をスペア領域に設けたスペアラインで救済することが可
能か否かを判定するメモリの不良救済解析方法及びこの
不良救済解析方法で動作するメモリ試験装置に関する。

【０００２】

【従来の技術】図３に一般的なメモリ試験装置の構成を
示す。図中１１はタイミング発生器１２はパターン発生
器、１３は波形整形器、ＤＵＴは被試験メモリ、１４は
論理比較器、１５は不良解析メモリ、１６は不良救済解
析器、１７はこれら各部の動作を制御するテスタ−コン
トローラを示す。パターン発生器１２はタイミング発生
器１１が出力する各種のタイミング信号に従って試験パ
ターンデータを発生する。試験パターンデータは被試験
メモリＤＵＴに印加するアドレス信号と、被試験メモリ
ＤＵＴに書き込むデータと、被試験メモリＤＵＴの動作
を制御する制御信号などによって構成される。

【０００３】パターン発生器１２が発生する試験パター
ンデータはデジタル信号で構成される。このデジタル信
号で構成される試験パターンデータは波形整形器１３で
実波形（１、０の論理波形）を持つ試験パターン信号に
変換され、その試験パターン信号が被試験メモリＤＵＴ
に印加される。被試験メモリＤＵＴでは印加された試験
パターンをこの試験パターン信号に含まれるアドレス信
号に従ってそのアドレスに記憶する。これと共に、被試
験メモリＤＵＴの各アドレスからデータの読み出しが行
われ、この読み出されたデータとパターン発生器１２か
ら出力される期待値とを論理比較器１４で比較する。比
較の結果、不一致が発生すると、その不一致を表すフェ
イルデータが不良解析メモリ１５に印加される。このと
き被試験メモリＤＵＴに印加しているアドレス信号が不
良解析メモリ１５にも供給され、その不一致が発生した
アドレスにフェイルデータを記憶する。

【０００４】図４に不良セルの救済が可能な半導体メモ
リＭＥＭＯの内部の構成を示す。不良セルの救済が可能
な半導体メモリＭＥＭＯは本来のメモリセル群２０の他
に予備のメモリセル群（以下スペア領域と称す）２１を
具備し、本来のメモリセル群２０で不良セルが検出され
た場合、不良セルが存在するアドレスラインを検出し、
そのアドレスラインをスペア領域２１に設けたスペアラ
インに電気的に置き換えを行うことで不良品のメモリを
良品化することができる。図５にフェイルデータを記憶
するための不良解析メモリ１５の内部の様子を示す。こ
こでは説明を簡素化するために不良解析メモリ１５の内
部も、図４に示した半導体メモリＭＥＭＯの内部構造と
対比させ、ほぼ同等の構造であるものとして説明する。

【０００５】つまり、不良解析メモリ１５でも不良セル
の救済が可能なメモリＭＥＭＯと同様に本来のメモリセ
ル群２０に対応した主記憶領域１５Ａが存在するものと
し、この主記憶領域１５Ａの他にスペア領域２１と対応
した補助記憶領域１５Ｂが存在するものとして説明す
る。また、ここでは主記憶領域１５Ａ内に配列されたア
ドレスライン、１５Ｃをロウアドレスライン、アドレス
ライン１５Ｄをカラムアドレスライン、補助記憶領域１
５Ｂに配置されたアドレスライン１５Ｅをスペアロウア
ドレスライン、１５Ｆをスペアカラムアドレスラインと
称することにする。

【０００６】次に、図６乃至図９を用いて不良解析メモ
リ１５に取り込んだフェイルデータを解析して不良救済
が可能か否かを判定する不良救済解析方法について説明
する。図６はロウアドレス方向及びカラムアドレス方向
に不良解析メモリ１５の内部を読み出し、各アドレスラ
イン上のフェイル数を計数する過程を示す。この計数過
程を一般にスキャン動作と称している。１６Ａ、１６Ｂ
はその計数したフェイル数を記憶しておくメモリを示
す。図７はスキャン動作によって求めた各アドレスライ
ン上のフェイル数をサーチし、各アドレスライン上のフ
ェイル数が直交するスペアラインの本数より大きい数の
アドレスラインを探し出す動作を実行している過程を示
す。この動作をサーチ動作と称している。アドレスライ
ン上のフェイル数が直交するスペアラインの本数より大
きい数である場合には、その不良セルが存在するアドレ
スラインと平行するスペアラインで置き換えなければ救
済できないことから、このアドレスラインをマストリペ
アアドレスラインＭＲＡＬ（Ｍｕｓｔ Ｒｅｐａｉｒ
Ａｄｄｒｅｓｓ ＬＩＮＥ）と呼んでいる。

【０００７】図８はＤ−スキャン動作を実行した様子を
示す。このＤ−スキャン動作とは図７に示したサーチ動
作によりマストリペアアドレスラインＭＲＡＬをスペア
ライン１５Ｄで救済したと仮定し、救済した不良セルの
数をメモリ１６Ａ、１６Ｂから減算する動作を示す。マ
ストリペアアドレスが検出されなくなるまで図７に示し
たサーチ動作と図８に示したＤ−スキャン動作を繰り返
し実行する。図９はマストリペアアドレスラインが検出
されなくなった時点で残されたフェイル数を元にマスト
リペアでないフェイルアドレス（これを以下ではビット
フェイルアドレスと称す）を探し出す。この動作を一般
にフェイルサーチ動作と呼んでいる。

【０００８】以上の如くして求めたマストリペアアドレ
スラインＭＲＡＬとビットフェイルアドレスから、不良
セルに対してどのようにスペアラインを置き換えるかを
解析することで不良救済を行う。

【０００９】

【発明が解決しようとする課題】図１０に示す不良セル
の配置において、マストリペアアドレスラインＭＲＡＬ
と判断されたロウアドレスライン１５Ｄ−１をスペアラ
イン１５Ｄ−２で救済する場合、Ｄ−スキャン動作を実
行すると、主記憶領域１５Ａ内の不良セルの数が−１さ
れるのと同時にスペア領域１５Ｂの不良セルの個数も−
１されて図１１に示すように不良セルが救済されたもの
と仮定し、データを更新するため、スペア領域１５Ｂ内
に不良セルが存在したか否かが不明になってしまう欠点
がある。

【００１０】Ｄ−スキャン動作前の状態にあるマストリ
ペアライン上のスペア領域に存在するフェイルパターン
を検出するには例えば図６に示したスキャン動作後に一
旦、図９に示したフェイルサーチ動作を実行すればよ
い。然し乍ら、不良救済解析は図６乃至図９に示したよ
うに、スキャン動作、サーチ動作、Ｄ−スキャン動作、
フェイルサーチ動作の順に行うように予めプログラムさ
れているから、この順番を崩して例えばスキャン動作の
後にフェイルサーチ動作を実行すると、このフェイルサ
ーチ動作を実行している時間が従来の不良救済解析時間
に加算されてしまうため、不良救済解析に要する時間が
長くなってしまう欠点がある。

【００１１】この発明の目的はＤ−スキャン動作前のマ
ストリペアライン上のスペア領域における不良セル位置
情報を従来の不良解析に要する時間の範囲内で取得する
ことができるメモリの不良救済解析方法及びメモリ試験
装置を提供しようとするものである。

【００１２】

【課題を解決するための手段】この発明の請求項１で
は、各アドレスライン上に存在する不良セルの数がこの
アドレスラインと直交する向のスペアラインの本数より
多く存在するマストリペアアドレスラインを検出すると
共に、このマストリペアアドレスライン上のスペア領域
のフェイルデータを読み出し、スペア領域の不良セルの
配置を表すフェイルパターンを求め、このフェイルパタ
ーンとマストリペアアドレスラインを指し示すアドレス
とをフェイルパターンメモリに記憶させるメモリの不良
救済解析方法を提案する。

【００１３】この発明の請求項２では、被試験メモリと
同等のアドレス領域を具備した不良解析メモリと、被試
験メモリから不良セルが検出される毎に不良解析メモリ
の不良セルが検出されたアドレスと同一アドレスにフェ
イルデータを書き込むフェイルデータ書込手段と、不良
解析メモリのロウアドレスライン又はカラムアドレスラ
イン上のフェイルデータの存在を読み出すフェイルデー
タ読出手段と、このフェイルデータ読出手段が読み出し
たフェイルデータの中からマストリペアアドレスライン
を検出し、このマストリペアアドレスライン上のスペア
領域の不良セル位置を表すフェイルパターンを検出し、
そのフェイルパターンと、このフェイルパターンを発生
したアドレスを記憶するフェイルパターンメモリと、を
具備しているメモリ試験装置を提案する。

【００１４】作用 この発明の不良救済解析方法及びメモリ試験装置によれ
ば、通常の不良救済処理の中のＤ−スキャン動作実行中
にマストリペアアドレスラインを検出し、このマストリ
ペアライン上のスペア領域のフェイルパターン及びこの
マストリペアアドレスラインのアドレスをフェイルパタ
ーンメモリに記憶させるから、従来の不良救済処理時間
の範囲内でＤ−スキャン動作を実行する前の状態のマス
トリペアアドレスライン上のスペア領域側の不良セル位
置情報を得ることができる。従って、不良救済のための
解析処理時間は従来と全く同じでありながら、不良救済
解析結果と共にマストリペアライン上のスペア領域側の
フェイルパターンを取得することができる利点が得られ
る。

【００１５】

【発明の実施の形態】図１にこの発明により不良解析メ
モリ１５の出力側に追加されるフェイルパターン記憶部
を示す。図１において、３１はロウアドレス発生器、３
２はカラムアドレス発生器を示す。これらロウアドレス
発生器３１及びカラムアドレス発生器３２は不良解析メ
モリ１５に記憶したフェイルデータを読み出すために設
けられる。ロウアドレス発生器３１及びカラムアドレス
発生器３２で発生したロウアドレス信号及びカラムアド
レス信号はフォーマッタ３３−３で不良解析メモリ１５
用のアドレス信号にフォーマットされて不良解析メモリ
１５のアドレス信号入力端子Ａｎに入力される。

【００１６】ここではロウアドレスを或るアドレスに固
定しておき、その状態でカラムアドレスを先頭アドレス
から最終アドレスまで＋１ずつ変化させ、カラムアドレ
スが最終アドレスに達して先頭アドレスに戻るのと同時
にロウアドレスを＋１して不良解析メモリ１５内の各ロ
ウアドレスライン上のフェイルデータを読み出すものと
して説明する。ロウアドレス発生器３１で発生したロウ
アドレス信号はフォーマッタ３３−１を通じてフェイル
パターンメモリ３５のデータ入力端子Ｄ_i1に入力され
る。カラムアドレス発生器３２で発生したカラムアドレ
ス信号もフォーマッタ３３−２を通じてデコーダ３６で
スペア領域の各スペアラインを表すビット信号として取
り出され、このビット信号を各スペアライン（ここでは
カラム側のスペアライン）に対応して設けたゲートＧ１
〜Ｇｎの各一方の入力端子に入力する。

【００１７】一方、不良解析メモリ１５の出力側には不
良解析メモリ１５からスペア領域で不良セルが読み出さ
れたことを検出するゲート３７を設ける。つまり、この
ゲート３７にはフォーマッタ３３−２からスペア領域を
アクセスしていることを表すスペア領域信号と、不良解
析メモリ１５から読み出されるフェイルデータとを入力
する。従って、スペア領域でフェイルが読み出される
と、ゲート３７は「１」論理を出力し、この「１」論理
のフェイルデータを各ゲートＧ１〜Ｇｎの各他方の入力
端子に印加する。

【００１８】この構成によりスペア領域において、カラ
ムアドレスが＋１される毎に、各カラムアドレス（スペ
アカラムアドレスラインに相当）から「１」論理のフェ
イルデータが読み出されると、そのカラムアドレスに対
応するゲートＧ１〜Ｇｎの何れかから「１」論理が出力
される。ゲートＧ１〜Ｇｎのそれぞれと対応してパター
ンレジスタ３８−１〜３８−ｎが設けられる。このパタ
ーンレジスタ３８−１〜３８−ｎはこの例ではそれぞれ
Ｊ−Ｋフリップフロップによって構成した場合を示す。
各Ｊ−ＫフリップフロップのＫ端子にはＤ−スキャン開
始時に「１」論理信号を与える。Ｄ−スキャン動作が開
始され、Ｄ−スキャン動作中はこのＫ端子には「０」論
理が与えられ続ける。

【００１９】ゲートＧ１〜Ｇｎの各出力を対応するフェ
イルパターンレジスタ３８−１〜３８−ｎの各Ｊ入力端
子に印加する。Ｄ−スキャン開始時にＫ端子に「１」論
理を与えることにより、各フェイルパターンレジスタ３
８−１〜３８−ｎの出力は「０」論理に揃えられる。入
力端子Ｋに与えられる入力信号が「０」論理に戻された
状態でＪ入力端子に「０」論理が与えられる場合は、各
フェイルパターンレジスタ３８−１〜３８−ｎの出力は
「０」論理を維持し続ける。不良解析メモリ１５からス
ペア領域でフェイルデータが読み出されると、その読み
出されたカラムアドレスに対応するフェイルパターンレ
ジスタのＪ入力端子に「１」論理が入力される。Ｊ入力
端子に「１」論理が入力されると、その入力されたフェ
イルパターンレジスタ３８−１〜３８−ｎは「１」論理
を読み込む。

【００２０】従って、例えば図２に示すマストリペアア
ドレスラインＭＲＡＬを読み出した状態ではフェイルパ
ターンレジスタ３８−１〜３８−ｎには「１０１０００
１０」のフェイルパターンがストアされる。このフェイ
ルパターンはフェイルパターンメモリ３５のデータ入力
端子Ｄ_i2に入力され、このフェイルパターンメモリ３５
にフェイルパターンを記憶する。フェイルパターンメモ
リ３５はアドレス発生器３９が発生するアドレスに従っ
て、その記憶アドレスを例えば先頭アドレスから＋１ず
つアドレスを移動させ、フェイルパターンを記憶する。

【００２１】フェイルパターンメモリ３５には図２に示
すようにカラムフェイルパターン３５Ａの他に、マスト
リペアラインを表すロウアドレス３５Ｂもフェイルパタ
ーン３５Ａと共に記憶させる。以上はカラムフェイルパ
ターン３５Ａを記憶する場合を説明したが、Ｄ−スキャ
ン動作は上述したカラムアドレス方向の他に、ロウアド
レス方向にも実行される。ロウアドレス方向にＤ−スキ
ャン動作を実行する場合はカラムアドレスを固定し、こ
のカラムアドレスライン上をロウアドレス方向に＋１ア
ドレスずつ読み出してロウフェイルパターンを求め、こ
のロウフェイルパターンをフェイルパターンメモリ３５
に記憶させることは上述の説明で容易に理解できよう。

【００２２】

【発明の効果】以上説明したように、この発明では不良
解析メモリ１５に記憶したフェイルデータを用いて不良
救済処理を行う過程において、Ｄ−スキャン動作を実行
中にスペア領域のカラムフェイルパターン或いはロウフ
ェイルパターンを求め、このフェイルパターンをフェイ
ルパターンメモリ３５に記憶させるから、不良救済処理
以外に時間を費やすことがない。従って、従来と同様に
不良救済処理を実行する時間の範囲内でマストリペアラ
イン上のスペア領域のフェイルパターンを取得すること
ができるから、時間を無駄に費やすことはない。従っ
て、不良救済処理時間が長くなることはなく、短時間に
不良救済処理と、スペア領域におけるフェイルパターン
の取得の双方を実行することができる利点が得られる。

【図面の簡単な説明】

【図１】この発明の要部の実施例を説明するためのブロ
ック図。

【図２】図１の動作を説明するための図。

【図３】一般的なメモリ試験装置の概要を説明するため
のブロック図。

【図４】不良セルの救済が可能なメモリの内部構造を説
明するための図。

【図５】不良セルの救済が可能な半導体メモリのフェイ
ルデータを記憶する不良解析メモリの内部構造を説明す
るための図。

【図６】メモリの不良救済処理過程のスキャン動作を説
明するための図。

【図７】メモリの不良救済処理過程のサーチ動作を説明
するための図。

【図８】メモリの不良救済処理の過程のＤ−スキャン動
作を説明するための図。

【図９】メモリの不良救済処理過程のフェイルサーチ動
作を説明するための図。

【図１０】従来の不都合を説明するための図。

【図１１】図１０と同様に従来の不都合を説明するため
の図。

【符号の説明】

１１ タイミング発生器 １２ パターン発生器 １３ 波形整形器 １４ 論理比較器 １５ 不良解析メモリ １６ 不良救済解析器 １７ テスタ−コントローラ ２０ 本来のメモリセル群 ２１ スペア領域 ＭＲＡＬ マストリペアアドレスライン ３１ ロウアドレス発生器 ３２ カラムアドレス発生器 ３３、３４ フォーマッタ ３５ フェイルパターンメモリ ３６ デコーダ ３７ スペア領域でフェイルデータが読み出され
たことを検出するゲート ３８−１〜３８−ｎ フェイルパターンレジスタ ３９ アドレス発生器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 各アドレスライン上に存在する不良セル
   の数がこのアドレスラインと直行する向のスペアライン
   の本数以上存在するマストリペアラインを検出すると共
   に、このマストリペアライン上のスペア領域のフェイル
   データを読み出し、スペア領域の不良セルの配置を表す
   フェイルパターンを求め、このフェイルパターンとマス
   トリペアラインを指し示すアドレスとをフェイルパター
   ンメモリに記憶させることを特徴とするメモリの不良救
   済解析方法。
2. 【請求項２】 Ａ．被試験メモリと同等のアドレス領域
   を具備した不良解析メモリと、 Ｂ．被試験メモリから不良セルが検出される毎に上記不
   良解析メモリの上記不良セルが検出されたアドレスと同
   一アドレスにフェイルデータを書き込むフェイルデータ
   書込手段と、 Ｃ．上記不良解析メモリのロウアドレスライン又はカラ
   ムアドレスライン上のフェイルデータの存在を読み出す
   フェイルデータ読出手段と、 Ｄ．このフェイルデータ読出手段が読み出したフェイル
   データの中からマストリペアアドレスラインを検出し、
   このマストリペアドレスライン上のスペア領域の不良セ
   ル位置を表すフェイルパターンを検出し、そのフェイル
   パターンと、このフェイルパターンを発生したアドレス
   を記憶するフェイルパターンメモリと、 を具備していることを特徴とするメモリ試験装置。