JPH06324125A

JPH06324125A - 半導体装置の試験装置

Info

Publication number: JPH06324125A
Application number: JP5114781A
Authority: JP
Inventors: Mitsuhiro Hamada; 光洋浜田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-05-17
Filing date: 1993-05-17
Publication date: 1994-11-25

Abstract

(57)【要約】【目的】半導体装置の特性にかかわらず、高速かつ正
確に半導体装置の特性の良否を試験することができる半
導体装置の試験装置を提供する。【構成】半導体記憶装置１の全試験領域の一部である
第１試験領域において、入力信号発生回路１１から出力
する所定のデータを半導体記憶装置１に記憶させ、読出
したデータを出力信号判定回路１２が良否判定を行な
い、その良否結果を判定結果記憶メモリ１４へ出力す
る。ＣＰＵ１３は判定結果記憶メモリに記憶されている
判定結果を基に、判定結果が良または不良に変化する境
界点の試験条件を含む試験条件を決定する。この試験条
件により入力信号発生回路１１および出力信号判定回路
１２を用いて半導体記憶装置１の全試験領域に対する試
験を行ない、特性の良否判定を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の試験条件に対す
る半導体装置の特性の良否について試験を行なう半導体
装置の試験装置に関し、特に、複数の試験条件を連続的
に変化させ、良否判定結果をマトリックス状に表示する
シュムプロット図を作成する半導体装置の試験装置に関
するものである。

【０００２】

【従来の技術】半導体技術の進歩により、半導体装置の
高集積化が達成され、たとえば、半導体記憶装置の記憶
容量はここ数年で飛躍的に増大している。このような大
記憶容量を有する半導体装置に対してすべての試験領域
の特性の良否について試験を行なおうとすると、記憶容
量の増大に伴い試験時間も飛躍的に増大する。このよう
な背景の下、短時間でかつ正確な特性の良否結果を判定
する半導体装置の試験装置の開発が強く望まれている。

【０００３】以下、従来の半導体装置の試験装置（以下
テスタと略す）について図面を参照しながら説明する。
図１０は、従来のテスタの要部の構成を示すブロック図
である。

【０００４】図１０において、テスタ２０は、入力信号
発生回路２１、出力信号判定回路２２、ＣＰＵ（中央演
算処理装置）２３を含む。ＣＰＵ２３は、入力信号発生
回路２１および出力信号判定回路２２と接続され、各部
の動作を制御する。入力信号発生回路２１はＣＰＵ２３
から出力される動作指令により、所定の試験用データを
作成し半導体記憶装置１の信号入力ピン２等を介して試
験用データを半導体記憶装置１へ出力する。試験用デー
タとしては、半導体記憶装置１内のメモリセルの番地を
指定するアドレスデータ、そのメモリセルに格納される
セルデータ、半導体記憶装置１の書込、読出等の各動作
を制御する制御データ等から構成される。ここでは、本
発明の趣旨とは直接関係のないセルデータ、制御データ
等の発生回路等は図示および説明を省略し、アドレスデ
ータについて以下に詳細に説明する。

【０００５】入力信号発生回路２１は、出力回路２１
１、演算器２１２、レジスタ２１３を含む。レジスタ２
１３は演算器２１２と接続され、アドレスデータの作成
に必要なデータ、たとえば、半導体記憶装置１の全試験
領域のアドレスの最大値、最小値等が予め記憶されてお
り、ＣＰＵ２３からの動作指令に応じて演算器２１２へ
所定のデータを出力する。演算器２１２は出力回路２１
１と接続され、レジスタ２１３から出力されたデータを
基に所定のアドレスデータを作成し、出力回路２１１へ
出力する。出力回路２１１は半導体記憶装置１の信号入
力ピン２と接続され、入力されたアドレスデータを半導
体記憶装置１へ入力する。半導体記憶装置１は入力され
たアドレスデータを基に所定のメモリセル内に別途転送
されているセルデータを記憶する。

【０００６】次に、半導体記憶装置１は書込まれたセル
データを読出し、信号出力ピン３を介して出力信号判定
回路２２へ出力する。出力信号判定回路２２は、入力回
路２２１、良否判定回路２２２を含む。半導体記憶装置
１から出力されたセルデータは入力回路２２１を介して
良否判定回路２２２へ入力される。良否判定回路２２２
は、演算器２１２と接続され、演算器２１２より、入力
信号発生回路２１が記憶させたセルデータを表わす期待
値データが入力される。良否判定回路２２２は、期待値
データと読出されたセルデータとを比較し、特性の良否
を判定する。判定結果はＣＰＵ２３へ出力され、ＣＰＵ
２３は、この判定結果を基に、表示装置または印刷装置
（図示省略）へ試験結果を表示し、半導体記憶装置１の
特性の良否について知ることが可能となる。

【０００７】次に、上記のように構成されたテスタ２０
を用いた半導体記憶装置の特性試験の方法について説明
する。半導体記憶装置の特性試験の１つにシュムプロッ
トがある。シュムプロットとは、数種類の試験条件パラ
メータ（たとえば、電源電圧、各種信号の入力タイミン
グ等）のうち２つの試験条件パラメータまたは３つの試
験条件パラメータを所定の間隔で変化させた複数の試験
条件で試験を実施し、その良否判定結果を２次元または
３次元のマトリックス状にプロットし、半導体記憶装置
の特性を試験するものである。

【０００８】図１１に、シュムプロット図の一例を示
す。試験条件パラメータとしては、半導体記憶装置に与
える電源電圧および半導体記憶装置から出力されるデー
タの良否判定を行なう時間を用いている。図１１では、
電源電圧を縦軸にとり、５．５Ｖ〜４．５Ｖまで０．１
Ｖ刻みに１１ポイントの電源電圧を変化させ、出力され
るデータの良否判定を行なう時間を横軸にとり、９５ｎ
ｓ〜１１０ｎｓまで１ｎｓ刻みに１６ポイントの試験条
件を変化させている。この結果、１１ポイント×１６ポ
イント＝１７６ポイントの各試験条件で試験が実施さ
れ、試験結果が“良”であればそのポイントに“＊”を
表示し、“不良”であれば空白のままにしている。図１
１に示すシュムプロット図として表示することにより、
複数の試験条件に対する試験結果の良否を一目で認識す
ることが可能となる。

【０００９】次に、上記のシュムプロット図を作成する
ために各試験条件を実施する順序について説明する。図
１２は、各試験条件を実施する順序を示す図である。図
１２に示すように、各試験条件は矢印の示すような順序
で実施される。まず、縦軸の第２試験パラメータの条件
を固定した後、横軸の第１試験パラメータを所定の間隔
で変化させながら試験を実施し、横軸のすべての試験条
件に対して試験が終了した後、縦軸の第２試験パラメー
タの試験条件を所定の間隔で変化させ、同様に試験を行
ない、すべての試験条件について試験が終了するまで繰
返すものである。

【００１０】次に、図１２に示すシュムプロット図を作
成する従来のテスタの動作について以下に説明する。図
１３は、従来のテスタの動作を説明するフローチャート
である。図１３に示すフローチャートは、プログラムと
してＣＰＵ２３内の記憶装置に予め記憶され、必要に応
じてＣＰＵ２３がそのプログラムを実行することにより
実現される。

【００１１】まず、ステップＳ２１において、ＣＰＵ２
３は縦軸の試験条件の初期値を設定する。

【００１２】次に、ステップＳ２２において、ＣＰＵ２
３は横軸の試験条件の初期値を設定する。

【００１３】次に、ステップＳ２３において、ＣＰＵ２
３は設定された試験条件で試験を行なうように入力信号
発生回路２１および出力信号判定回路２２に指令し、試
験を実行する。

【００１４】次に、ステップＳ２４において、出力信号
判定回路２２は試験結果の良否を判定し、判定結果をＣ
ＰＵ２３へ出力する。ＣＰＵ２３は入力された良否判定
結果を基に、試験結果が“良”であればステップＳ２５
へ移行し、“不良”であればステップＳ２６へ移行す
る。

【００１５】次に、ステップＳ２５において、ＣＰＵ２
３はシュムプロット図の所定の試験条件を示す位置に
“＊”を表示する。一方、“不良”と判定された場合は
ステップＳ２５をスキップしているので、シュムプロッ
ト図上には何も表示されない。

【００１６】次に、ステップＳ２６において、ＣＰＵ２
３は横軸の試験条件すべてに対して試験が終了したか否
かを確認する。試験が終了していなければ、次の横軸の
試験条件を設定するためステップＳ２８へ移行する。試
験が終了していれば次の縦軸の試験条件を設定するため
ステップＳ２７へ移行する。

【００１７】次に、ステップＳ２６において、横軸の試
験条件が終了していないと判断され、ステップＳ２８に
移行した場合、ＣＰＵ２３は横軸の試験条件を次の試験
条件に変更し、ステップＳ２３へ移行し、以降の処理を
繰返す。

【００１８】一方、ステップＳ２６において横軸の試験
条件すべてについて終了したと判断された場合、ステッ
プＳ２７において、ＣＰＵ２３は縦軸のすべての試験条
件に対する試験が終了したか否かを確認する。縦軸の試
験条件が終了していなければ、次の試験条件を設定する
ためステップＳ２９へ以降し、終了していれば、すべて
の試験条件に対する試験が終了しているので処理を終了
する。

【００１９】次に、ステップＳ２７において縦軸の試験
条件が終了していないと判断され、ステップＳ２９へ移
行した場合、ＣＰＵ２３は横軸の試験条件として初期値
を設定する。

【００２０】次に、ステップＳ３０において、ＣＰＵ２
３は縦軸の試験条件を次の試験条件に変更し、ステップ
Ｓ２３へ移行し、以降の処理を続ける。

【００２１】以上の動作により、テスタ２０は、図１２
に示す試験条件の順序ですべての試験条件に対する試験
を実施し、各試験条件に対する良否判定結果を表わすシ
ュムプロット図を作成することが可能となる。

【００２２】次に、上記のようにすべての試験条件に対
する試験を行ないシュムプロット図を作成するのではな
く、所定の順序で試験を行なうことにより試験時間を短
縮することができるバイナリサーチ手法によるシュムプ
ロット図の作成について以下に説明する。図１４は、従
来のテスタを用いたバイナリサーチ手法による試験順序
を説明する図である。

【００２３】図１４に示すように、横軸に第１試験パラ
メータをとり、縦軸に第２試験パラメータをとる。ま
ず、縦軸の第２試験パラメータを所定の条件に固定した
後、横軸の第１試験パラメータの左端の試験条件で試験
を行なう。次に、同じ第２試験パラメータに対して、横
軸の第１試験パラメータの右端の試験条件で試験を行な
う。試験結果、矢印１で示す試験条件の結果が“不良”
（空白）、矢印２で示す試験条件の結果が“良”
（“＊”）となり、両者の試験判定結果が異なる場合は
両者の中間ポイントを試験する。ここでは、中間の試験
条件として、たとえば、矢印３で示す試験条件で次の試
験を行なう。このとき、試験結果が“良”である場合
は、矢印１で示す試験条件と矢印３で示す試験条件との
間の試験条件たとえば、矢印４で示す条件で次の試験を
行なう。矢印４に示す試験条件での試験結果が“不良”
である場合は矢印４で示す試験条件と矢印３で示す試験
条件の間である矢印５で示す試験条件で次の試験を行な
う。矢印５で示す試験条件の試験結果が“良”である場
合、矢印４で示す試験条件と矢印５で示す試験条件との
間が良／不良の境界点となるため、矢印５で示す試験条
件の部分に“＊”をプロットする。

【００２４】以上に述べたように、バイナリサーチ手法
は、異なる２つの試験条件で試験を行ない、試験結果が
異なる場合、その間の試験条件で試験を行なうことによ
り、すべての試験条件に対して試験を行なうことなく、
良／不良の境界点を特定することができるため、試験時
間を短縮することが可能となる。たとえば、図１４で
は、９個の試験条件に対し、５個の試験条件で試験を行
なうことにより、良／不良の境界点を特定することがで
き、試験時間は９分の５に短縮される。上記の処理を第
２試験パラメータの各試験条件に対して試験を行なうこ
とにより、全体の試験時間を同様に短縮することがで
き、高速にシュムプロット図を作成することが可能とな
る。

【００２５】次に、上記のバイナリサーチ手法による従
来のテスタの動作について説明する。図１５は、バイナ
リサーチ手法による従来のテスタの動作を説明するフロ
ーチャートである。

【００２６】まず、ステップＳ３１において、ＣＰＵ２
３は縦軸の試験条件として初期値を設定する。

【００２７】次に、ステップＳ３２において、ＣＰＵ２
３はバイナリサーチ手法による試験実行を行なうサブル
ーチンを実行する。バイナリサーチ手法による試験実行
のサブルーチンは以下のように処理される。

【００２８】まず、ステップＳ３５において、良否判定
結果として“良”を示す試験条件Ｎと“不良”を示す試
験条件Ｍとで試験を行なう。

【００２９】次に、ステップＳ３６において、試験条件
Ｎと試験条件Ｍとの中間点の試験条件Ｌで試験を行な
う。

【００３０】次に、ステップＳ３７において、中間点の
試験条件Ｌにおける良否判定を行なう。判定結果が“不
良”の場合ステップＳ４１へ移行し、“良”の場合ステ
ップＳ３８へ移行する。

【００３１】ステップＳ３７で“良”と判定された場
合、ステップＳ３８において、試験条件Ｎを試験条件Ｌ
に置換える。

【００３２】一方、ステップＳ３７において、“不良”
と判断された場合、ステップＳ４１において、試験条件
Ｍを試験条件Ｌに置換える。

【００３３】以上の処理により、試験条件Ｎと試験条件
Ｍとの間に良／不良の境界点が存在することになる。

【００３４】次に、ステップＳ３９において、試験条件
Ｎと試験条件Ｍが隣合う試験条件であるか否かを確認す
る。隣合う試験条件である場合は、良／不良の境界点が
特定できるので、ステップＳ４０へ移行する。隣合う試
験条件でなければ、良／不良の境界点は試験条件Ｎと試
験条件Ｍとの間に存在する可能性があるので、ステップ
Ｓ３６へ移行し、中間点の試験条件Ｌについて再び試験
を行なう。

【００３５】次に、ステップＳ４０において、良／不良
の境界点となる“良”のポイントをプロットする。以上
の処理により、すべての試験条件に対して試験を行なう
ことなく、良／不良の境界点となる試験条件を特定する
ことができ、高速に、シュムプロット図を作成すること
が可能となる。

【００３６】

【発明が解決しようとする課題】上記のように従来のテ
スタは構成されているので、特性試験としてシュムプロ
ットを採取するためには、縦軸および横軸に設定した全
試験条件に対して試験を繰返す必要があり、試験時間が
非常に長くなるという問題点があった。たとえば、１６
Ｍｂｉｔの半導体記憶装置の場合、全試験領域を所定の
試験条件で試験したとすると、約４．６時間を要し、非
常に長大な時間が必要となっていた。また、この試験時
間は、半導体記憶装置の容量の増加とともに飛躍的に増
大するものであり、今後ますます大きな問題となること
が予想される。

【００３７】また、試験時間を短縮する方法として開発
されているバイナリサーチ手法においては、良／不良の
境界点が複数以上存在する特性を示す半導体装置に対し
ては使用できないという問題点があった。図１６に、良
（“＊”）／不良（空白）の境界が複数ある半導体記憶
装置を試験した場合のシュムプロット図を示す。図１６
に示すように、良／不良の境界が複数ある場合は、バイ
ナリサーチ手法では、１つの境界しか検出しないため、
その他の境界は無視されてしまう。図１７に、図１６に
示す特性を有する半導体記憶装置をバイナリサーチ手法
により試験した場合のシュムプロット図を示す。図１７
から明らかなように、良／不良の境界は１つだけが検出
され、その他の境界点は検出されていないので、全く間
違った良否判定結果を表示してしまい、正確な評価を実
現できないという問題があった。

【００３８】本発明は上記課題を解決するためのもので
あって、半導体装置の特性にかかわらず、高速かつ正確
に半導体装置の特性の良否を試験することができる半導
体装置の試験装置を提供することを目的とする。

【００３９】

【課題を解決するための手段】本発明の半導体装置の試
験装置は、半導体装置の全試験領域の一部である第１試
験領域において、複数の試験条件に対する半導体装置の
特性の良否について試験を行なう第１試験手段と、第１
試験手段により得られた特性の良否結果を基に、少なく
とも特性の良否が変化する第１試験条件を含み、複数の
試験条件の一部である第２試験条件を決定する決定手段
と、半導体装置の全試験領域において、決定手段により
決定された第２試験条件に対する半導体装置の特性の良
否について試験を行なう第２試験手段とを含む。

【００４０】

【作用】本発明の半導体装置の試験装置においては、全
試験領域の一部である第１試験領域において複数の試験
条件すべてに対して半導体装置の特性の良否について試
験を行なうので、完全な良否試験結果を得ることができ
る。この試験結果を基に、特性の良否が変化する第１試
験条件を含み、複数の試験条件の一部である第２試験条
件を決定するので、第２試験条件は、すべての試験条件
よりその数が少なく、必ず特性の良否が変化する試験条
件を含んだ試験条件となる。この第２試験条件に対する
半導体装置の特性の良否について全試験領域を試験す
る。

【００４１】

【実施例】以下、本発明の一実施例である半導体装置の
試験装置（従来例と同様に以下テスタと称す）について
図面を参照しながら説明する。図１は、本発明の一実施
例のテスタの要部の構成を示すブロック図である。

【００４２】図１において、テスタ１０は、入力信号発
生回路１１、出力信号判定回路１２、ＣＰＵ（中央演算
処理装置）１３、判定結果記憶メモリ１４を含む。ＣＰ
Ｕ１３は、入力信号発生回路１１、出力信号判定回路１
２、判定結果記憶メモリ１４とそれぞれ接続され、各部
の動作を制御する。入力信号発生回路１１は、ＣＰＵ１
３から出力される動作指令信号に応答して、試験用デー
タを作成し、入力信号ピン２を介して半導体記憶装置１
へ入力する。試験用データとしては、従来と同様に、半
導体記憶装置１内のメモリセルの番地を指定するアドレ
スデータおよび所定のメモリセルに蓄えるセルデータ等
から構成される。セルデータ等は従来のテスタと同様に
半導体記憶装置１へ入力されるが、本発明の趣旨とは直
接関係がないので、セルデータの発生回路等は図示を省
略するとともにその説明を省略する。

【００４３】半導体記憶装置１は入力信号発生回路１１
から出力された試験用データに基づき記憶したセルデー
タを読出し、信号出力ピン３を介して出力信号判定回路
１２へ出力する。出力信号判定回路１２は入力されたセ
ルデータと、入力信号発生回路１１から出力される期待
値データとを比較し、良否の判定結果を判定結果記憶メ
モリ１４およびＣＰＵ１３へ出力する。判定結果記憶メ
モリ１４は出力信号判定回路１２から出力される良否の
判定結果を記憶し、必要に応じてＣＰＵ１３へ出力す
る。

【００４４】入力信号発生回路１１は、出力回路１１
１、演算器１１２、第１レジスタ１１３、第２レジスタ
１１４、切換スイッチ１１５を含む。第１レジスタ１１
３は、半導体記憶装置１のメモリ容量のすべてを試験す
るための入力信号を発生するのに必要なデータを蓄えて
いる。たとえば、半導体記憶装置１の全試験領域に対応
したアドレスの最大値、最小値等である。第２レジスタ
１１４は、半導体記憶装置１の記憶容量の一部分のみを
試験するための入力信号を発生するのに必要なデータを
蓄えている。たとえば、試験領域の所定領域に対応した
アドレスの最大値、最小値等である。切換スイッチ１１
５は第１レジスタ１１３および第２レジスタ１１４と演
算器１１２との接続を切換える。つまり、半導体記憶装
置１の全試験領域を試験する場合は、第１レジスタ１１
３が指定され、全試験領域に対応したデータが演算器１
１２へ出力される。また、試験領域の一部のみを試験す
る場合は第２レジスタ１１４が接続され、所定の試験領
域に対応したデータが演算器１１２へ出力される。演算
器１１２は、第１レジスタ１１３または第２レジスタ１
１４から入力されたデータを基に所定のアドレスデータ
を作成し、出力回路１１１へ出力する。出力回路１１１
は入力したアドレスデータを所定の波形に整形した後、
信号入力ピン２を介して半導体記憶装置１へ出力する。
上記のアドレスデータ以外の試験用データは従来のテス
タと同様に作成され、半導体記憶装置１へ入力される。
出力信号判定回路１２は、入力回路１２１、良否判定回
路１２２を含む。入力信号発生回路１１から出力された
セルデータを記憶した半導体記憶装置１は記憶したセル
データを再び読出し、信号出力ピン３を介して入力回路
１２１へ出力する。読出されたセルデータは入力回路１
２１を介して良否判定回路１２２へ出力される。良否判
定回路１２２には演算器１１２から記憶したセルデータ
を示す期待値データが出力され、この期待値データと、
入力されたセルデータとを比較し、特性の良否を判定す
る。良否判定回路１２２は、良否の判定結果が全試験領
域に対するものである場合は判定結果をＣＰＵ１３へ出
力し、試験領域の一部である場合は判定結果記憶メモリ
１４へ判定結果を出力する。判定結果記憶メモリ１４は
試験領域の一部の良否の判定結果を記憶し、ＣＰＵ１３
は記憶された判定結果から、特性が良または不良に変化
する良／不良の境界点を識別する。ＣＰＵ１３は識別し
た境界点を基に、特性の良否が変化する試験条件を含ん
だ所定の試験条件を設定し、入力信号発生回路１１へそ
の試験条件で全試験領域を試験するように指令する。

【００４５】次に、上記のように構成されたテスタの動
作について詳細に説明する。図２は、テスタの動作を説
明するフローチャートである。

【００４６】まず、ステップＳ１において、ＣＰＵ１３
は、第１レジスタ１１３に半導体記憶装置１の全試験領
域を試験する入力信号を発生するのに必要なデータを設
定すると同時に、第２レジスタ１１４に全試験領域の一
部である所定の第１試験領域を試験する入力信号を発生
するのに必要なデータを設定する。第１試験領域として
は、試験される半導体装置の概略的な特性を示す領域で
最小限の領域を設定すればよい。図３に第１試験領域の
一例を示す。図３に示すように、たとえば、半導体記憶
装置１の記憶容量が６４Ｍｂｉｔであるとしたとき、斜
線で示した下位アドレスの１Ｋｂｉｔの部分を第１試験
領域として使用することができる。したがって、第１レ
ジスタ１１３には、６４Ｍｂｉｔのすべての記録領域に
アクセスする値を設定し、第２レジスタ１１４には下位
アドレスの１Ｋｂｉｔの部分のみをアクセスする値を設
定すればよい。

【００４７】次に、ステップＳ２において第１試験領域
に対する試験を実行する。ＣＰＵ１３は、切換スイッチ
１１５へ第２レジスタ１１４側を接続するように指令
し、第２レジスタ１１４から所定のデータが演算器１１
２へ出力される。演算器１１２は演算したアドレスデー
タを出力回路１１１を介して半導体記憶装置１へ出力す
る。また、同時にセルデータ等の試験用データも半導体
記憶装置１へ入力される。半導体記憶装置１は記憶した
セルデータを再び読出し、入力回路１２１を介して良否
判定回路１２２へ読出したセルデータを出力する。良否
判定回路１２２は演算器１１２から出力されるセルデー
タの期待値データと読出されたセルデータとを比較し特
性の良否を判定する。

【００４８】次に、ステップＳ３において、良否判定回
路１２２は良否の判定結果を判定結果記憶メモリ１４へ
出力する。判定結果記憶メモリ１４は入力された判定結
果をシュムプロット図と対応させたマトリックス状の位
置と対応させて記憶する。

【００４９】次に、ステップＳ４において、ＣＰＵ１３
は、第１試験領域に対するすべての試験条件の試験が終
了したか否かを確認する。試験が終了していなければ、
ステップＳ１１に移行し、次の試験条件に変更した後、
ステップＳ２へ移行し、再び試験を実行する。試験が終
了していれば、ステップＳ５へ移行する。上記の処理を
行なうことにより、半導体記憶装置１の概略の特性を比
較的短時間に試験することが可能となる。ここでは、第
１試験領域として全試験領域の６４分の１の試験領域を
試験しているので、試験時間は、全試験領域の試験時間
の６４分の１となる。

【００５０】次に、ステップＳ５において、ＣＰＵ１３
は、判定結果記憶メモリ１４に記憶された良否判定結果
を基に特性が良または不良に変化する良／不良の境界点
となる試験条件を検索する。図４に第１試験領域の試験
結果の一例を示すシュムプロット図を示す。図４に示す
ように、“不良”（空白）から“良”（“＊”）へ変化
する各境界点の試験条件がマトリックス上の位置と対応
させられてＣＰＵ１３の内部にある主記憶装置（図示省
略）内に蓄えられる。たとえば、境界点Ｐ１はマトリッ
クス状の位置で言えば、縦軸の１番目でかつ横軸の４番
目ということになる。これらの境界点に関するデータ
は、主記憶装置内に記憶されているので、高速にアクセ
スすることが可能である。また、図４では、境界が１つ
である場合のシュムプロット図を示しているが、複数の
境界がある場合でも、すべての試験条件に対して試験を
実行しているので、すべての境界を正確に検出すること
が可能である。以上の処理により、全試験領域の一部で
ある第１試験領域における完全な良／不良の境界点に関
するデータを検出することが可能となる。

【００５１】次に、ステップＳ６において、試験領域を
全試験領域に切換える。ＣＰＵ１３は、入力信号発生回
路１１へ試験領域を第１試験領域から全試験領域へ切換
えるよう指令をする。入力信号発生回路１１では、切換
スイッチ１１５が第２レジスタ１１４から第１レジスタ
１１３へ接続を切換える。この結果、演算器１１２から
出力されるアドレスデータは全試験領域に対応したアド
レスデータとなる。

【００５２】次に、ステップＳ７において、ＣＰＵ１３
は、縦軸の試験条件として初期値を設定する。

【００５３】次に、ステップＳ８において、ＣＰＵ１３
は境界点付近のみ測定するサブルーチンを実行する。

【００５４】境界点付近のみ測定するサブルーチンにつ
いて以下に説明する。半導体記憶装置１の特性により、
ステップＳ５で求めた特性の良／不良の境界点は試験領
域により多少異なることが考えられる。したがって、全
試験領域における試験条件は求めた良／不良の境界点の
前後数ポイントの試験条件に対して試験を行なうことに
より、全試験領域に対する良／不良の境界点を検出し正
確な良否判定結果を得ることができる。境界点を挟む前
後の試験条件の幅は試験される半導体装置の特性のばら
つきを考慮して決定され、ここでは、一般の半導体記憶
装置を考慮し、正確な良否判定結果が得られ、かつ、試
験条件の数の少ない値として境界点の前後３ポイントの
試験条件に対して試験を行なうものとする。

【００５５】図５は、本実施例による試験順序を説明す
る図である。図５に示すように、境界点を中心として、
左側へ３ポイント進んだ点を試験条件Ｌとし、右側へ３
ポイント進んだ点を試験条件Ｒとする。試験条件Ｌから
試験条件Ｒまでの間に、境界点が１つだけ存在する場合
は良否判定結果として“不良”と判定された側から境界
点側へ順次所定の試験条件で試験を行なう。良否判定の
試験は、試験領域内に１つでも不良のセルが発見されれ
ば、その時点で試験を中止し、その試験条件に対する試
験結果を“不良”として判定するので、全試験領域に対
して“良”の結果が出た場合に初めて試験結果として
“良”と判定する“良”の場合より“不良”の場合の方
が１つの試験条件に対する試験時間を大幅に短縮するこ
とが可能だからである。

【００５６】また、試験条件Ｌから試験条件Ｒの間に他
の境界点が存在する場合は、その境界点を含まないよう
に試験条件Ｌまたは試験条件Ｒを設定し、良否判定結果
として“良”の結果が得られている側から試験を開始す
るものとする。

【００５７】以下、境界点付近のみ測定のサブルーチン
の実際の処理について説明する。まず、ステップＳ１３
において、ＣＰＵ１３は自己の主記憶装置内に蓄えられ
ている良／不良の境界点に関する情報をアクセスし、最
初の境界点を特定した後その境界点から３ポイント戻っ
たところの試験条件を試験条件Ｌとして設定する。

【００５８】次に、ステップＳ１４において、ＣＰＵ１
３は試験条件Ｌと境界点の間に他の境界点を含むか否か
を確認する。他の境界点を含まない場合はステップＳ１
８へ移行する。他の境界点を含む場合は試験条件を変更
するためステップＳ１５へ移行する。

【００５９】次に、ステップＳ１５において、ＣＰＵ１
３は境界点から３ポイント進んだ点の試験条件を試験条
件Ｒとして設定する。

【００６０】次に、ステップＳ１６において、ＣＰＵ１
３は試験条件Ｒと境界点の間に他の境界点を含むか否か
を確認する。他の境界点を含まない場合はステップＳ１
８へ移行する。他の境界点を含む場合は試験条件を変更
するためステップＳ１７へ移行する。

【００６１】次に、ステップＳ１７において、ＣＰＵ１
３は試験条件Ｌから試験条件Ｒの間に他の境界点を含ま
ないように試験条件Ｌおよび試験条件Ｒを変更する。こ
の結果、試験条件Ｌから試験条件Ｒまでの間には必ず１
つの境界点が存在することとなる。

【００６２】次に、ステップＳ１８において、設定され
た試験条件Ｌから試験条件Ｒの間から前記のような規則
に従い開始する試験条件を設定し、その試験条件から試
験を実行し、境界点を見つける。

【００６３】次に、ステップＳ１９において、ＣＰＵ１
３はすべての境界点が見つかったか否かを確認する。す
べての境界点が見つかった場合はこれ以上の試験を継続
する必要はないのでサブルーチンによる処理を終了しス
テップＳ９へ移行する。すべての境界点が見つかってい
ない場合は、引続き試験を行ない境界点を見つける必要
があるので、ステップＳ２０へ移行する。

【００６４】次に、ステップＳ２０において、ＣＰＵ１
３は横軸の試験条件を次の境界点を含む試験条件に変更
し、ステップＳ１３へ戻り次の境界点を見つけるため以
降の処理を継続する。

【００６５】上記の境界点付近のみ測定するサブルーチ
ンの処理が終了した後、ステップＳ９において、ＣＰＵ
１３は表示装置または印刷装置（図示省略）に試験結果
をシュムプロットとして表示する。

【００６６】次にステップＳ１０において、ＣＰＵ１３
は縦軸のすべての試験条件に対して試験が終了したか否
かを確認する。縦軸のすべての試験条件に対して試験が
終了していれば、処理を終了し、縦軸のすべての試験条
件に対して試験が終了していなければステップＳ１２へ
移行する。

【００６７】次に、ステップＳ１２において、ＣＰＵ１
３は縦軸の試験条件を１ポイント変更し、ステップＳ８
へ移行し、以降の処理を継続する。

【００６８】以上の動作により、試験領域の一部である
第１試験領域において採取した良／不良の境界点に関す
る情報を基に、境界点付近の試験条件を設定し、その試
験条件のみで全試験領域に対して試験を実行することが
でき、試験時間を大幅に短縮することが可能となる。ま
た、境界点に関する情報は、すべての試験条件に対して
試験をした結果を基に作成されているので、境界点を複
数含む特性を有する半導体記憶装置においても、正確に
その特性を把握することができる。したがって、半導体
装置の特性にかかわらず、高速かつ正確に半導体装置の
特性の良否を試験することが可能となる。

【００６９】図６に、本装置により得られたシュムプロ
ット図を示す。図６において、判定結果の良／不良の境
界点は“＊”で示されている。図６から明らかなよう
に、本装置によるシュムプロット図は、複数の境界点に
対して正確にすべての境界点を検出していることがわか
る。また、図７に、実際に試験を行なったポイントを示
す図を示す。図７において、“Ｆ”は“不良”、“Ｐ”
は“良”、“＊”は境界点をそれぞれ示している。図７
から明らかなように、数ポイントの試験条件に対して試
験を行なうことにより、１つの境界点を採取することが
可能となり、必要な試験条件の数を大幅に低減すること
が可能となっている。

【００７０】図８に半導体記憶装置のデバイス容量とシ
ュムプロットの採取時間との関係を示す。図８におい
て、実線は本実施例のテスタ、破線はバイナリサーチ手
法による従来のテスタ、一点鎖線は従来のテスタをそれ
ぞれ示している。図８から明らかなように、本実施例で
は、従来のテスタに比べ、約８分の１の時間でシュムプ
ロットを採取することが可能となっている。また、バイ
ナリサーチ手法と比べてほぼ同等の時間で実現されてお
り、バイナリサーチ手法と同等の採取時間で、バイナリ
サーチ手法では評価できなかった良／不良の境界点を複
数有する半導体装置に対しても正確なシュムプロットを
採取することが可能となっている。

【００７１】上記実施例では、縦軸の所定の値に対し
て、少なくとも１つの境界点が存在することを前提とし
て述べたが、境界点が存在しない場合は、横軸の第１パ
ラメータの両極値のみを試験し、判定結果が第１試験領
域により得られた判定結果と異なる場合は、新たな境界
点を発見するまで、試験を行なうようにすれば、境界点
を含まない試験条件に対しても適用することが可能とな
る。

【００７２】また、上記実施例では、判定結果記憶メモ
リ１４を設けて判定結果を記憶させたが、ＣＰＵ１３内
の主記憶装置あるいは他の記憶装置に記憶させても同様
の効果を得ることができる。また、上記実施例では、判
定結果記憶メモリ１４内のデータから検索した境界点に
関する情報をＣＰＵ１３内の主記憶装置内に記憶するよ
うにしたが、判定結果記憶メモリ１４内に空き領域があ
ればその領域に格納しても同様の効果が得られるし、あ
るいは、判定結果記憶メモリ１４のデータを消去した
後、境界点に関する情報を格納するようにしてもよい。

【００７３】また、上記実施例では、第２レジスタ１１
４内に所定の第１試験領域に関するデータを蓄えたが、
第２レジスタ１１４を設けず、第１レジスタ１１３内に
蓄えられている全試験領域に関するデータを基に、たと
えば、ダイアゴナルパターン等を用いることにより、半
導体記憶装置１内のメモリセルをアクセスするシーケン
スを工夫しても特性を比較的短時間に判定することが可
能となる。図９はダイアゴナルパターンを示す図であ
る。この場合、図９に示す斜線のメモリセルが第１記録
領域として試験を行なうメモリセルとなる。このような
ダイアゴナルパターンは、測定される半導体装置の特性
が全試験領域に対して均一でなく、所定の局所部分の試
験結果では、全試験領域の特性を表わすことができない
場合に特に有効である。

【００７４】

【発明の効果】本発明の半導体装置の試験装置において
は、第１試験手段により得られた特性の良否結果を基
に、試験条件の数が少なく、特性の良否が変化する試験
条件を含んだ試験条件で、全試験領域に対する試験を行
なうので、複数の試験条件すべてに対して試験を行なう
より試験時間を大幅に短縮することが可能となる。ま
た、第１試験手段はすべての試験条件に対して試験が行
なわれているので、特性の良否が複雑に変化する半導体
装置でも、その特性を正確に把握することが可能とな
る。この結果、半導体装置の特性にかかわらず、高速か
つ正確に半導体装置の特性の良否を試験することが可能
となる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体装置の試験装置の要
部の構成を示すブロック図である。

【図２】本発明の一実施例の半導体装置の試験装置の動
作を示すフローチャートである。

【図３】第１試験領域の一例を示す図である。

【図４】第１試験領域の試験結果の一例を示す図であ
る。

【図５】本発明の一実施例の半導体装置の試験装置の試
験順序を説明する図である。

【図６】本発明の一実施例の半導体装置の試験装置によ
り得られた良否結果を示す図である。

【図７】本発明の一実施例の半導体装置の試験装置によ
り実際に試験を行なったポイントを示す図である。

【図８】デバイス容量とシュムプロットの採取時間との
関係を示す図である。

【図９】ダイアゴナルパターンを示す図である。

【図１０】従来の半導体装置の試験装置の要部の構成を
示すブロック図である。

【図１１】シュムプロットの一例を示す図である。

【図１２】従来の半導体装置の試験装置による試験順序
を説明する図である。

【図１３】従来の半導体装置の試験装置の動作を示すフ
ローチャートである。

【図１４】従来の半導体装置の試験装置を用いたバイナ
リサーチ手法による試験順序を説明する図である。

【図１５】従来の半導体装置の試験装置を用いたバイナ
リサーチ手法による動作を説明するフローチャートであ
る。

【図１６】良／不良の境界が複数ある半導体装置を試験
した場合の良否判定結果を示す図である。

【図１７】図１６に示す特性を有する半導体装置をバイ
ナリサーチ手法により試験した場合の良否判定結果を示
す図である。

【符号の説明】

１０テスタ１１入力信号発生回路１２出力信号発生回路１３ＣＰＵ１４判定結果記憶メモリ１１１出力回路１１２演算器１１３第１レジスタ１１４第２レジスタ１１５切換スイッチ１２１入力回路１２２良否判定回路

Claims

【特許請求の範囲】

【請求項１】複数の試験条件に対する半導体装置の特
性の良否について試験を行なう半導体装置の試験装置で
あって、前記半導体装置の全試験領域の一部である第１試験領域
において、前記複数の試験条件に対する前記半導体装置
の特性の良否について試験を行なう第１試験手段と、前記第１試験手段により得られた特性の良否結果を基
に、少なくとも前記特性の良否が変化する第１試験条件
を含み、前記複数の試験条件の一部である第２試験条件
を決定する決定手段と、前記半導体装置の全試験領域において、前記決定手段に
より決定された第２試験条件に対する前記半導体装置の
特性の良否について試験を行なう第２試験手段とを含む
半導体装置の試験装置。