JP2000137996A - メモリｉｃテストシステム - Google Patents
メモリｉｃテストシステムInfo
- Publication number
- JP2000137996A JP2000137996A JP10309197A JP30919798A JP2000137996A JP 2000137996 A JP2000137996 A JP 2000137996A JP 10309197 A JP10309197 A JP 10309197A JP 30919798 A JP30919798 A JP 30919798A JP 2000137996 A JP2000137996 A JP 2000137996A
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- JP
- Japan
- Prior art keywords
- measured
- memory
- test
- memory device
- scan
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
Abstract
(57)【要約】
【課題】 メモリデバイスのテスト時間を短縮する。
【解決手段】 被測定メモリデバイス５へ印加するパタ
ーンを発生するパターン発生器１と、任意の被測定メモ
リデバイス５をイネーブル選択するためのスキャン信号
を発生するスキャン選択回路３と、被測定メモリデバイ
ス５の出力から、このデバイスの良否を判定し、判定結
果を格納する判定レジスタ回路４とを有するメモリＩＣ
テストシステムにおいて、前記スキャン選択回路３は、
前記被測定メモリデバイス５への書き込み時には、全メ
モリデバイス５をイネーブル選択し、前記被測定メモリ
デバイス５からの読み出し時には、分割されたメモリデ
バイス群を順次イネーブル選択するように構成した。
ーンを発生するパターン発生器１と、任意の被測定メモ
リデバイス５をイネーブル選択するためのスキャン信号
を発生するスキャン選択回路３と、被測定メモリデバイ
ス５の出力から、このデバイスの良否を判定し、判定結
果を格納する判定レジスタ回路４とを有するメモリＩＣ
テストシステムにおいて、前記スキャン選択回路３は、
前記被測定メモリデバイス５への書き込み時には、全メ
モリデバイス５をイネーブル選択し、前記被測定メモリ
デバイス５からの読み出し時には、分割されたメモリデ
バイス群を順次イネーブル選択するように構成した。
Description
【０００１】
【発明の属する技術分野】この発明は、多数の被測定メ
モリデバイスのテストを同時に行うテストバーンインテ
ストシステム（以下ＴＢＴ装置と記す）に関する。
モリデバイスのテストを同時に行うテストバーンインテ
ストシステム（以下ＴＢＴ装置と記す）に関する。
【０００２】
【従来の技術】テストバーンインテストにおいては、多
数の被測定デバイスを同一の条件下に置き、同一の入力
を与えてテストを行う。従来のＴＢＴ装置でメモリＩＣ
を測定する場合の構成を図３に示す。
数の被測定デバイスを同一の条件下に置き、同一の入力
を与えてテストを行う。従来のＴＢＴ装置でメモリＩＣ
を測定する場合の構成を図３に示す。
【０００３】パターン発生器１は、被測定デバイス５
へ、アドレスおよび書き込みデータを送信する。タイミ
ング発生器２は、被測定デバイス５へ、汎用クロック信
号を送信する。また、サイクルレート信号を前記パター
ン発生器１へ出力する。また、判定ストローブ信号を判
定レジスタ回路４へ出力する。また、スキャンクロック
信号をスキャン選択回路３へ出力する。
へ、アドレスおよび書き込みデータを送信する。タイミ
ング発生器２は、被測定デバイス５へ、汎用クロック信
号を送信する。また、サイクルレート信号を前記パター
ン発生器１へ出力する。また、判定ストローブ信号を判
定レジスタ回路４へ出力する。また、スキャンクロック
信号をスキャン選択回路３へ出力する。
【０００４】スキャン選択回路３は、ブロックに分けら
れた被測定デバイス５を順次イネーブルとする、すなわ
ちScan1からScanxまでを順次イネーブルとする回路を有
する。判定レジスタ回路４は、パターン発生器１からの
期待値データと被測定デバイス出力とを比較し、比較結
果をタイミング発生器２からの判定ストローブ信号によ
り記憶する。コントローラ６は、テストの開始時に、各
部へイニシャルデータを転送し、テスト終了後、データ
を格納する。また、システム全体のシーケンスを制御す
る。
れた被測定デバイス５を順次イネーブルとする、すなわ
ちScan1からScanxまでを順次イネーブルとする回路を有
する。判定レジスタ回路４は、パターン発生器１からの
期待値データと被測定デバイス出力とを比較し、比較結
果をタイミング発生器２からの判定ストローブ信号によ
り記憶する。コントローラ６は、テストの開始時に、各
部へイニシャルデータを転送し、テスト終了後、データ
を格納する。また、システム全体のシーケンスを制御す
る。
【０００５】この従来例におけるテストパターン実行フ
ローを図４に示す。文中のＳ１〜Ｓ８は図中のステップ
を示す。測定は、多数の被測定メモリデバイスをブロッ
クに分け、このブロック毎に行う。まず、テストシステ
ムおよび被測定メモリデバイスをイニシャライズする
（Ｓ１）。次に、多数の被測定メモリデバイスの中か
ら、測定を行うブロックのデバイスをイネーブル選択し
（Ｓ２）、このブロックにテストパターンを送信し（Ｓ
３）、デバイスへの書き込みを行う。次に、デバイスか
ら、書き込まれたデータの読み出しを行い、読み出され
たデータが正しいものであるか否かを判定する（Ｓ
４）。以上でこのブロックのテストを終了し（Ｓ５）、
判定レジスタ回路４のデータをコントローラ６に格納す
る（Ｓ６）。
ローを図４に示す。文中のＳ１〜Ｓ８は図中のステップ
を示す。測定は、多数の被測定メモリデバイスをブロッ
クに分け、このブロック毎に行う。まず、テストシステ
ムおよび被測定メモリデバイスをイニシャライズする
（Ｓ１）。次に、多数の被測定メモリデバイスの中か
ら、測定を行うブロックのデバイスをイネーブル選択し
（Ｓ２）、このブロックにテストパターンを送信し（Ｓ
３）、デバイスへの書き込みを行う。次に、デバイスか
ら、書き込まれたデータの読み出しを行い、読み出され
たデータが正しいものであるか否かを判定する（Ｓ
４）。以上でこのブロックのテストを終了し（Ｓ５）、
判定レジスタ回路４のデータをコントローラ６に格納す
る（Ｓ６）。
【０００６】次に、別のブロックを測定するために、ス
キャン設定のステップへ戻り（Ｓ７，Ｓ２）、別のブロ
ックをイネーブル選択し、同様のテストを行う。上記の
動作を繰り返し、全てのブロックのデバイスの測定が終
了したら、次のテストシーケンスへ進む（Ｓ８）。
キャン設定のステップへ戻り（Ｓ７，Ｓ２）、別のブロ
ックをイネーブル選択し、同様のテストを行う。上記の
動作を繰り返し、全てのブロックのデバイスの測定が終
了したら、次のテストシーケンスへ進む（Ｓ８）。
【０００７】
【発明が解決しようとする課題】ところで、メモリデバ
イスは年々記憶容量が増大しており、これに比例して、
デバイスの良否を判定するテスト時間も増大している。
特に、テストバーンインテストのように多数のメモリデ
バイスを測定するテストでは、そのテスト時間は膨大な
ものになる。
イスは年々記憶容量が増大しており、これに比例して、
デバイスの良否を判定するテスト時間も増大している。
特に、テストバーンインテストのように多数のメモリデ
バイスを測定するテストでは、そのテスト時間は膨大な
ものになる。
【０００８】そこで、この発明は、メモリデバイスのテ
スト時間を短縮することを目的とするものである。
スト時間を短縮することを目的とするものである。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、被測定メモリデバイスへ印加するパターンを発生す
るパターン発生器と、任意の被測定メモリデバイスをイ
ネーブル選択するためのスキャン信号を発生するスキャ
ン選択回路と、被測定メモリデバイスの出力から、この
デバイスの良否を判定し、判定結果を格納する判定レジ
スタ回路とを有するメモリＩＣテストシステムにおい
て、前記スキャン選択回路は、前記被測定メモリデバイ
スへの書き込み時には、全メモリデバイスをイネーブル
選択し、前記被測定メモリデバイスからの読み出し時に
は、分割されたメモリデバイス群を順次イネーブル選択
することを特徴とするメモリＩＣテストシステムであ
る。
は、被測定メモリデバイスへ印加するパターンを発生す
るパターン発生器と、任意の被測定メモリデバイスをイ
ネーブル選択するためのスキャン信号を発生するスキャ
ン選択回路と、被測定メモリデバイスの出力から、この
デバイスの良否を判定し、判定結果を格納する判定レジ
スタ回路とを有するメモリＩＣテストシステムにおい
て、前記スキャン選択回路は、前記被測定メモリデバイ
スへの書き込み時には、全メモリデバイスをイネーブル
選択し、前記被測定メモリデバイスからの読み出し時に
は、分割されたメモリデバイス群を順次イネーブル選択
することを特徴とするメモリＩＣテストシステムであ
る。
【００１０】
【発明の実施の形態】本発明の一実施形態の構成を図１
に示す。パターン発生器１は、被測定デバイス５へ、ア
ドレスおよび書き込みデータを送信する。また、Ｗrite
/Ｒead信号とスキャン切り換えトリガ信号をスキャン選
択回路３へ出力する。
に示す。パターン発生器１は、被測定デバイス５へ、ア
ドレスおよび書き込みデータを送信する。また、Ｗrite
/Ｒead信号とスキャン切り換えトリガ信号をスキャン選
択回路３へ出力する。
【００１１】タイミング発生器２は、被測定デバイス５
へ、汎用クロック信号を送信する。また、サイクルレー
ト信号を前記パターン発生器１へ出力する。また、判定
ストローブ信号を判定レジスタ回路４へ出力する。ま
た、スキャンクロック信号をスキャン選択回路３へ出力
する。
へ、汎用クロック信号を送信する。また、サイクルレー
ト信号を前記パターン発生器１へ出力する。また、判定
ストローブ信号を判定レジスタ回路４へ出力する。ま
た、スキャンクロック信号をスキャン選択回路３へ出力
する。
【００１２】スキャン選択回路３は、パターン発生器１
からのＷrite/Ｒead信号により、全ての被測定デバイス
５を選択する、すなわちScan1〜ScanXの全スキャンをイ
ネーブルとする回路と、パターン発生器１からのスキャ
ン切り換えトリガ信号により、ブロックに分けられた被
測定デバイス５を順次イネーブルとする回路とを有す
る。
からのＷrite/Ｒead信号により、全ての被測定デバイス
５を選択する、すなわちScan1〜ScanXの全スキャンをイ
ネーブルとする回路と、パターン発生器１からのスキャ
ン切り換えトリガ信号により、ブロックに分けられた被
測定デバイス５を順次イネーブルとする回路とを有す
る。
【００１３】判定レジスタ回路４は、パターン発生器１
からの期待値データと被測定デバイス出力とを比較し、
比較結果をタイミング発生器２からの判定ストローブ信
号により記憶し、パターン発生器１からのスキャン切り
換えトリガ信号により判定レジスタを切り換える回路を
有する。コントローラ６は、テストの開始時に、各部へ
イニシャルデータを転送し、テスト終了後、データを格
納する。また、システム全体のシーケンスを制御する。
からの期待値データと被測定デバイス出力とを比較し、
比較結果をタイミング発生器２からの判定ストローブ信
号により記憶し、パターン発生器１からのスキャン切り
換えトリガ信号により判定レジスタを切り換える回路を
有する。コントローラ６は、テストの開始時に、各部へ
イニシャルデータを転送し、テスト終了後、データを格
納する。また、システム全体のシーケンスを制御する。
【００１４】図２は、本実施形態のフローである。文中
のＳ９〜Ｓ１５は図中のステップを表す。最初に、コン
トローラ６によって、このテストシステム全体および被
測定メモリデバイス５がイニシャライズされる（Ｓ
９）。次に、コントローラ６によって、パターン発生器
１から被測定デバイス５へデータが書き込まれる時に
は、全ての被測定デバイス５をイネーブルとし、被測定
デバイス５から判定レジスタ４へデータが読み出される
時には、ブロック分けされた被測定デバイス５を順次イ
ネーブルとするようスキャン選択回路３がセットされる
（Ｓ１０）。
のＳ９〜Ｓ１５は図中のステップを表す。最初に、コン
トローラ６によって、このテストシステム全体および被
測定メモリデバイス５がイニシャライズされる（Ｓ
９）。次に、コントローラ６によって、パターン発生器
１から被測定デバイス５へデータが書き込まれる時に
は、全ての被測定デバイス５をイネーブルとし、被測定
デバイス５から判定レジスタ４へデータが読み出される
時には、ブロック分けされた被測定デバイス５を順次イ
ネーブルとするようスキャン選択回路３がセットされる
（Ｓ１０）。
【００１５】そして、パターン発生器１はテストパター
ンをスタートさせ（Ｓ１１）、書き込みサイクル時に
は、スキャン選択回路３は全スキャンScan1〜ScanXをイ
ネーブルとし、パターン発生回路１は全ての被測定デバ
イス５に同時に書き込みを行う。そして、読み出しサイ
クル時には、スキャン選択回路３はイネーブルとするブ
ロックを順次切り替え、ブロック数と同じ回数スキャン
を実行し、判定レジスタ回路４は読み出しおよび判定を
繰り返し実行する（Ｓ１２）。テスト終了（Ｓ１３）
後、コントローラ６は、判定レジスタ回路４のデータを
取り込んでこのコントローラ６内へ格納し（Ｓ１４）、
シーケンスを次のテストシーケンスへ移行させる（Ｓ１
５）。
ンをスタートさせ（Ｓ１１）、書き込みサイクル時に
は、スキャン選択回路３は全スキャンScan1〜ScanXをイ
ネーブルとし、パターン発生回路１は全ての被測定デバ
イス５に同時に書き込みを行う。そして、読み出しサイ
クル時には、スキャン選択回路３はイネーブルとするブ
ロックを順次切り替え、ブロック数と同じ回数スキャン
を実行し、判定レジスタ回路４は読み出しおよび判定を
繰り返し実行する（Ｓ１２）。テスト終了（Ｓ１３）
後、コントローラ６は、判定レジスタ回路４のデータを
取り込んでこのコントローラ６内へ格納し（Ｓ１４）、
シーケンスを次のテストシーケンスへ移行させる（Ｓ１
５）。
【００１６】
【発明の効果】この発明によれば、被測定メモリデバイ
スの書き込みサイクルにおいては全デバイスに対して同
時に書き込みを行い、読み出しサイクルにおいてはブロ
ック毎に切り替えを行うので、テスト時間を短縮するこ
とができる。また、この発明は、今後メモリデバイスの
記憶容量が大きくなるのに従って、より大きな効果を発
揮する。
スの書き込みサイクルにおいては全デバイスに対して同
時に書き込みを行い、読み出しサイクルにおいてはブロ
ック毎に切り替えを行うので、テスト時間を短縮するこ
とができる。また、この発明は、今後メモリデバイスの
記憶容量が大きくなるのに従って、より大きな効果を発
揮する。
【図１】 本発明によるメモリＩＣテストシステムの構
成図。
成図。
【図２】 本発明によるメモリＩＣテストシステムの動
作を示すフローチャート。
作を示すフローチャート。
【図３】 従来技術によるメモリＩＣテストシステムの
構成図。
構成図。
【図４】 従来技術によるメモリＩＣテストシステムの
動作を示すフローチャート。
動作を示すフローチャート。
１ パターン発生器 ２ タイミング発生器 ３ スキャン選択回路 ４ 判定レジスタ回路 ５ 被測定デバイス（被測定メモリデバイス） ６ コントローラ
Claims (1)
- 【請求項１】 被測定メモリデバイスへ印加するパター
ンを発生するパターン発生器と、 任意の被測定メモリデバイスをイネーブル選択するため
のスキャン信号を発生するスキャン選択回路と、 被測定メモリデバイスの出力から、このデバイスの良否
を判定し、判定結果を格納する判定レジスタ回路とを有
するメモリＩＣテストシステムにおいて、 前記スキャン選択回路は、前記被測定メモリデバイスへ
の書き込み時には、全メモリデバイスをイネーブル選択
し、前記被測定メモリデバイスからの読み出し時には、
分割されたメモリデバイス群を順次イネーブル選択する
ことを特徴とするメモリＩＣテストシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10309197A JP2000137996A (ja) | 1998-10-29 | 1998-10-29 | メモリｉｃテストシステム |
| DE1999151750 DE19951750A1 (de) | 1998-10-29 | 1999-10-27 | Testsystem für Speicher-IC |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10309197A JP2000137996A (ja) | 1998-10-29 | 1998-10-29 | メモリｉｃテストシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000137996A true JP2000137996A (ja) | 2000-05-16 |
Family
ID=17990106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10309197A Pending JP2000137996A (ja) | 1998-10-29 | 1998-10-29 | メモリｉｃテストシステム |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000137996A (ja) |
| DE (1) | DE19951750A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002008391A (ja) * | 2000-06-21 | 2002-01-11 | Advantest Corp | 半導体試験装置及びこれを用いる試験方法 |
| WO2007066541A1 (ja) * | 2005-12-08 | 2007-06-14 | Advantest Corporation | 試験装置および試験方法 |
| WO2008020555A1 (fr) * | 2006-08-14 | 2008-02-21 | Advantest Corporation | Dispositif de test et procédé de test |
| JP2008101967A (ja) * | 2006-10-18 | 2008-05-01 | Yokogawa Electric Corp | 半導体試験装置 |
| JP2010505117A (ja) * | 2006-09-29 | 2010-02-18 | テラダイン・インコーポレーテッド | テスタ入力／出力共用 |
-
1998
- 1998-10-29 JP JP10309197A patent/JP2000137996A/ja active Pending
-
1999
- 1999-10-27 DE DE1999151750 patent/DE19951750A1/de not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002008391A (ja) * | 2000-06-21 | 2002-01-11 | Advantest Corp | 半導体試験装置及びこれを用いる試験方法 |
| WO2007066541A1 (ja) * | 2005-12-08 | 2007-06-14 | Advantest Corporation | 試験装置および試験方法 |
| WO2008020555A1 (fr) * | 2006-08-14 | 2008-02-21 | Advantest Corporation | Dispositif de test et procédé de test |
| JPWO2008020555A1 (ja) * | 2006-08-14 | 2010-01-07 | 株式会社アドバンテスト | 試験装置、および試験方法 |
| US8006146B2 (en) | 2006-08-14 | 2011-08-23 | Advantest Corporation | Test apparatus and test method for testing a plurality of devices under test |
| JP2010505117A (ja) * | 2006-09-29 | 2010-02-18 | テラダイン・インコーポレーテッド | テスタ入力／出力共用 |
| KR101330621B1 (ko) | 2006-09-29 | 2013-11-18 | 테라다인 인코퍼레이티드 | 테스터 입출력 세어링 |
| JP2008101967A (ja) * | 2006-10-18 | 2008-05-01 | Yokogawa Electric Corp | 半導体試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19951750A1 (de) | 2000-05-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040604 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041001 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041122 |