JPH073350Y2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPH073350Y2 JPH073350Y2 JP5010388U JP5010388U JPH073350Y2 JP H073350 Y2 JPH073350 Y2 JP H073350Y2 JP 5010388 U JP5010388 U JP 5010388U JP 5010388 U JP5010388 U JP 5010388U JP H073350 Y2 JPH073350 Y2 JP H073350Y2
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- JP
- Japan
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- good
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案はACパラメータ試験を行うIC試験装置に関す
る。
る。
「従来の技術」 第２図に従来のIC試験装置を示す。パタン発生器11から
のスタート信号でタイミング発生器12が動作し、タイミ
ング発生器12から複数のタイミング信号が発生され、そ
の複数のタイミング信号はクロックセレクタ13で各チャ
ネルごとに割当てられる。その割当てられたタイミング
信号によりパタン発生器11よりのパタンが波形ホーマッ
タ14で波形整形されて駆動回路15を通じて被試験IC素子
16へ供給される。被試験IC素子16の出力とパタン発生器
11からの期待値とが比較器17で比較され良、不良の判定
が行われる。
のスタート信号でタイミング発生器12が動作し、タイミ
ング発生器12から複数のタイミング信号が発生され、そ
の複数のタイミング信号はクロックセレクタ13で各チャ
ネルごとに割当てられる。その割当てられたタイミング
信号によりパタン発生器11よりのパタンが波形ホーマッ
タ14で波形整形されて駆動回路15を通じて被試験IC素子
16へ供給される。被試験IC素子16の出力とパタン発生器
11からの期待値とが比較器17で比較され良、不良の判定
が行われる。
従来のACパラメータ試験においてはパタンの印加時点を
比較器17の出力が必ず良になる点に設定してから、タイ
ミング発生器12内の直線性校正用遅延回路を利用してパ
タンの印加時点をわずかずつずらしてゆき、比較器17の
出力が不良となった時の遅延時間を測定している。パタ
ンの印加時点の設定と比較器の出力の判定結果を見るこ
ととを繰返し行うが、これをCPUを介したプログラムで
行っていた。そのためプログラムのオーバーヘッドが大
きくなる欠点があった。
比較器17の出力が必ず良になる点に設定してから、タイ
ミング発生器12内の直線性校正用遅延回路を利用してパ
タンの印加時点をわずかずつずらしてゆき、比較器17の
出力が不良となった時の遅延時間を測定している。パタ
ンの印加時点の設定と比較器の出力の判定結果を見るこ
ととを繰返し行うが、これをCPUを介したプログラムで
行っていた。そのためプログラムのオーバーヘッドが大
きくなる欠点があった。
「課題を解決するための手段」 この考案によればタイミング発生器からのタイミング信
号がセレクタで選択して取出され、そのセレクタの出力
は可変遅延手段で遅延されてクロックセレクタの入力端
子へ供給される。パタン発生器からの１回の試験のパタ
ンの発生ごとに比較器の出力の良、不良の一方で可変遅
延手段の遅延量が一定方向に変更され、また上記１回の
試験ごとに比較器の出力の良、不良の一方で可変遅延手
段の遅延量がメモリに書込まれる。比較器の出力の良、
不良の他方でメモリに書込むべきアドレスが更新され
る。
号がセレクタで選択して取出され、そのセレクタの出力
は可変遅延手段で遅延されてクロックセレクタの入力端
子へ供給される。パタン発生器からの１回の試験のパタ
ンの発生ごとに比較器の出力の良、不良の一方で可変遅
延手段の遅延量が一定方向に変更され、また上記１回の
試験ごとに比較器の出力の良、不良の一方で可変遅延手
段の遅延量がメモリに書込まれる。比較器の出力の良、
不良の他方でメモリに書込むべきアドレスが更新され
る。
「実施例」 第１図はこの考案の実施例を示し、第２図と対応する部
分には同一符号を付けてある。この考案においてはセレ
クタ21が設けられ、セレクタ21はタイミング発生器12か
ら発生した複数のタイミング信号の一つが選択される。
セレクタ21の出力は可変遅延手段22を通じてクロックセ
レクタ13の入力端子へ供給される。可変遅延手段22の遅
延量はレジスタ23の設定データで決定される。
分には同一符号を付けてある。この考案においてはセレ
クタ21が設けられ、セレクタ21はタイミング発生器12か
ら発生した複数のタイミング信号の一つが選択される。
セレクタ21の出力は可変遅延手段22を通じてクロックセ
レクタ13の入力端子へ供給される。可変遅延手段22の遅
延量はレジスタ23の設定データで決定される。
比較器17の良出力はNANDゲート24へ供給され、不良出力
はANDゲート25へ供給される。パタン発生器11から１回
の試験のパタンを発生するごとにタイミング発生器12か
らENDクロックが出力され、このENDクロックがゲート2
4,25へ供給される。１回の試験ごとに比較器17から良出
力が出力されると、ゲート24の出力によりカウンタ26が
歩進されると共にメモリ27に対する書込みが行われる。
カウンタ26の出力で可変遅延手段22の遅延量を決めるレ
ジスタ23の内容が設定される。つまり１回の試験ごとに
良出力が得られると可変遅延手段22の遅延量が所定量ず
つ一定方向に変化される。セレクタ21で選択されたタイ
ミング信号の起動時における遅延量がレジスタ28に格納
されている。このレジスタ28の遅延量とレジスタ23の遅
延量とが、ゲート24の出力によりメモリ27へ書込まれ
る。そのメモリ27に対する書込み時のアドレスはアドレ
スポインタ29により指定される。ゲート25の出力により
アドレスポインタ29が歩進される。
はANDゲート25へ供給される。パタン発生器11から１回
の試験のパタンを発生するごとにタイミング発生器12か
らENDクロックが出力され、このENDクロックがゲート2
4,25へ供給される。１回の試験ごとに比較器17から良出
力が出力されると、ゲート24の出力によりカウンタ26が
歩進されると共にメモリ27に対する書込みが行われる。
カウンタ26の出力で可変遅延手段22の遅延量を決めるレ
ジスタ23の内容が設定される。つまり１回の試験ごとに
良出力が得られると可変遅延手段22の遅延量が所定量ず
つ一定方向に変化される。セレクタ21で選択されたタイ
ミング信号の起動時における遅延量がレジスタ28に格納
されている。このレジスタ28の遅延量とレジスタ23の遅
延量とが、ゲート24の出力によりメモリ27へ書込まれ
る。そのメモリ27に対する書込み時のアドレスはアドレ
スポインタ29により指定される。ゲート25の出力により
アドレスポインタ29が歩進される。
測定に当ってはパタン発生器11の動作モードをリピート
モードに設定し、注目するタイミング信号の遅延量を比
較器17の出力で良領域にセットし、パタン発生器11に起
動を掛ける。可変遅延手段22の遅延量に対応したタイミ
ングで試験パタンが被試験IC素子16に印加される。その
時の試験結果が良、つまり比較器17の出力が良の時は、
パターン発生の終了後、タイミング発生器12より発生す
るENDクロックのタイミングで可変遅延手段22の遅延デ
ータがメモリ27に格納され、その後、カウンタ26がアッ
プカウント又はダウンカウントされて可変遅延手段22の
遅延データが一定方向に所定量変化させられ、その後、
パタン発生器11は再起動させられる。以上の動作を試験
結果が不良となるまで高速に繰返す。試験結果が不良と
なった時はアドレスポインタ29が歩進され、動作が終了
し、次の試験に備える。全てのACパラメータ試験が終了
した後、メモリ27の内容を読み出すことによりACパラメ
ータ試験結果を得る。
モードに設定し、注目するタイミング信号の遅延量を比
較器17の出力で良領域にセットし、パタン発生器11に起
動を掛ける。可変遅延手段22の遅延量に対応したタイミ
ングで試験パタンが被試験IC素子16に印加される。その
時の試験結果が良、つまり比較器17の出力が良の時は、
パターン発生の終了後、タイミング発生器12より発生す
るENDクロックのタイミングで可変遅延手段22の遅延デ
ータがメモリ27に格納され、その後、カウンタ26がアッ
プカウント又はダウンカウントされて可変遅延手段22の
遅延データが一定方向に所定量変化させられ、その後、
パタン発生器11は再起動させられる。以上の動作を試験
結果が不良となるまで高速に繰返す。試験結果が不良と
なった時はアドレスポインタ29が歩進され、動作が終了
し、次の試験に備える。全てのACパラメータ試験が終了
した後、メモリ27の内容を読み出すことによりACパラメ
ータ試験結果を得る。
上述では試験結果の良領域から順次不良領域へサーチし
て行ったが、その逆に不良領域から良領域へサーチして
行ってもよい。
て行ったが、その逆に不良領域から良領域へサーチして
行ってもよい。
「考案の効果」 以上述べたようにこの考案によればACパラメータ試験が
ハードウエア構成で自動的に行われるため、プログラム
のオーバーヘッドが大きくなるようなことは生じない。
ハードウエア構成で自動的に行われるため、プログラム
のオーバーヘッドが大きくなるようなことは生じない。
第１図はこの考案によるIC試験装置の一例を示すブロッ
ク図、第２図は従来のIC試験装置を示すブロック図であ
る。
ク図、第２図は従来のIC試験装置を示すブロック図であ
る。
Claims (1)
- 【請求項１】パタン発生器からのスタート信号によりタ
イミング発生器が動作し、そのタイミング発生器から発
生する複数のタイミング信号がクロックセレクタで各チ
ャネルごとに割当てられ、その割当てられたタイミング
信号により上記パタン発生器よりのパタンを波形ホーマ
ッタで波形整形して被試験IC素子へ供給し、その被試験
IC素子の出力と期待値とを比較器で比較して良、不良の
判定を行うIC試験装置において、 上記タイミング発生器からのタイミング信号を選択して
取出すセレクタと、 そのセレクタの出力を遅延して上記クロックセレクタの
入力端子へ与える可変遅延手段と、 上記パタン発生器から１回の試験のパタンを発生するご
とに上記比較器の出力の良、不良の一方で上記可変遅延
手段の遅延量を一定方向に変更する手段と、 上記１回の試験ごとに上記比較器の出力の良、不良の一
方で上記可変遅延手段の遅延量が書込まれるメモリと、 上記比較器の出力の良、不良の他方で上記メモリに書込
むべきアドレスを更新するアドレスポインタとを具備す
るIC試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5010388U JPH073350Y2 (ja) | 1988-04-13 | 1988-04-13 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5010388U JPH073350Y2 (ja) | 1988-04-13 | 1988-04-13 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01152272U JPH01152272U (ja) | 1989-10-20 |
| JPH073350Y2 true JPH073350Y2 (ja) | 1995-01-30 |
Family
ID=31276176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5010388U Expired - Lifetime JPH073350Y2 (ja) | 1988-04-13 | 1988-04-13 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073350Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2924995B2 (ja) * | 1994-06-16 | 1999-07-26 | 日本電気株式会社 | 論理機能試験方法およびその装置 |
-
1988
- 1988-04-13 JP JP5010388U patent/JPH073350Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01152272U (ja) | 1989-10-20 |
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