JPH0245780A - 測定回路 - Google Patents
測定回路Info
- Publication number
- JPH0245780A JPH0245780A JP63196697A JP19669788A JPH0245780A JP H0245780 A JPH0245780 A JP H0245780A JP 63196697 A JP63196697 A JP 63196697A JP 19669788 A JP19669788 A JP 19669788A JP H0245780 A JPH0245780 A JP H0245780A
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- signal
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Links
- 238000012360 testing method Methods 0.000 claims abstract description 29
- 238000005259 measurement Methods 0.000 abstract description 8
- 230000002950 deficient Effects 0.000 abstract description 2
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は測定回路に係シ、特にデジタルICの機能試験
装置に関する。
装置に関する。
従来、この種の測定回路は、単にパターン発生器と、デ
ジタル比較器とで構成され、パターン発生器から被測定
デバイスに制御信号を印加し、同時にこの被測定デバイ
スの出力と、パターン発生器の期待値とを比較していた
。
ジタル比較器とで構成され、パターン発生器から被測定
デバイスに制御信号を印加し、同時にこの被測定デバイ
スの出力と、パターン発生器の期待値とを比較していた
。
前述した従来の測定回路では、被測定デバイスへ制御信
号を印加する毎に期待値と比較する為、ゴパターンのテ
ストに必要な時間は、被測定デバイスの応当速度よりも
充分に長くする必要があり、被測定デバイスの最高動作
周波数を満足する試験ができない欠点がある。
号を印加する毎に期待値と比較する為、ゴパターンのテ
ストに必要な時間は、被測定デバイスの応当速度よりも
充分に長くする必要があり、被測定デバイスの最高動作
周波数を満足する試験ができない欠点がある。
本発明の目的は、前記欠点が解決され、−パターンのテ
ストに必要な時間を短縮し、高速で試験ができるように
した測定回路を提供することにある。
ストに必要な時間を短縮し、高速で試験ができるように
した測定回路を提供することにある。
本発明の測定回路の構成は、パターン発生器の出力の一
部をFIFOメモリの入力に接続し、前記FIFOメモ
リの出力をデジタル比較器の一方の入力へ接続し、前記
パターン発生器の出力の他部が入力される被測定デバイ
スの出力を前記デジタル比較器の他方の入力へ接続した
ことを特徴とする。
部をFIFOメモリの入力に接続し、前記FIFOメモ
リの出力をデジタル比較器の一方の入力へ接続し、前記
パターン発生器の出力の他部が入力される被測定デバイ
スの出力を前記デジタル比較器の他方の入力へ接続した
ことを特徴とする。
第1図は本発明の一実施例の測定回路の回路ブロック図
である。
である。
第1図に於て、本実施例の測定回路は、パターン発生器
1と、被測定デバイス2の出力を入力Aに接続したデジ
タル比較器3と、FIFO(fi−rst −in f
irst−out)メモリ4とを含み、構成される。こ
こで、パターン発生器lの出力の一部は、敬測定デバイ
ス2の制御に使用され、他部は期待値パターンを発生し
、FIFOメモリ4に、期待値パターンデータを書き込
む。FIFOメモ+14は、先に書き込まれたデータか
ら順に出力する。
1と、被測定デバイス2の出力を入力Aに接続したデジ
タル比較器3と、FIFO(fi−rst −in f
irst−out)メモリ4とを含み、構成される。こ
こで、パターン発生器lの出力の一部は、敬測定デバイ
ス2の制御に使用され、他部は期待値パターンを発生し
、FIFOメモリ4に、期待値パターンデータを書き込
む。FIFOメモ+14は、先に書き込まれたデータか
ら順に出力する。
デジタル比較器3は、被測定デバイス2の出力と、前述
のFIFOメモリ4出力とを比較し、2つの出力が等し
い間、FIFOメモリ4へ、読み出し信号を発生する。
のFIFOメモリ4出力とを比較し、2つの出力が等し
い間、FIFOメモリ4へ、読み出し信号を発生する。
本実施例では、パターン印加終了後、PIFOメモリ4
にデータがある場合、不良と判定する。
にデータがある場合、不良と判定する。
第2図は第1図の測定回路の動作を示すタイミング図で
ある。
ある。
第2図に於て、信号al b l C1d l et
f 1gは第1図の配線上の信号a、b、c、d、e。
f 1gは第1図の配線上の信号a、b、c、d、e。
flgであり、信号gはFIFOメモリ4の曹き込みデ
ータ数である。まず、信号aのパターン発生器1の出力
が被測定デバイス2に印加されると同時に、期待値デー
タbをFIFOメモリ4に書き込む。信号eはb″I
F Oメモリ4の誓き込みストローブである。信号Cは
被測定デバイス2の出力信号であり、内部デイレイおよ
び立ち上り・立ち下り時間により、期待値信号すに比べ
て、1周期以上遅れることがある。
ータ数である。まず、信号aのパターン発生器1の出力
が被測定デバイス2に印加されると同時に、期待値デー
タbをFIFOメモリ4に書き込む。信号eはb″I
F Oメモリ4の誓き込みストローブである。信号Cは
被測定デバイス2の出力信号であり、内部デイレイおよ
び立ち上り・立ち下り時間により、期待値信号すに比べ
て、1周期以上遅れることがある。
信号dは、k’IFOメモリ4の出力であり、デジタル
比較器3の出力信号fが)i(扁)レベルの間、即ちF
’IF’Oメモリ4の出力信号dと被測定デバイス2の
出力信号Cとが等しい間、貯えられたデータを順次出力
する。信号gは、このFIFOメモリ4に貯えられたデ
ータ数を示す。
比較器3の出力信号fが)i(扁)レベルの間、即ちF
’IF’Oメモリ4の出力信号dと被測定デバイス2の
出力信号Cとが等しい間、貯えられたデータを順次出力
する。信号gは、このFIFOメモリ4に貯えられたデ
ータ数を示す。
さて、試験開始から最初に期待値が変化する迄の期間1
.では、デジタル比較器3出力信号fがHレベルのまま
であり、FIFOメモリ4は書き込まれたデータを直ち
に出力する。
.では、デジタル比較器3出力信号fがHレベルのまま
であり、FIFOメモリ4は書き込まれたデータを直ち
に出力する。
次の期間t2は、期待値波形に対し、被測定デバイス2
の応答の遅れにより、不一致になっている為、デジタル
比較器3の出力信号fがLOW(低)レベルになり、F
IFOメモリ4にデータが貯えられていく。
の応答の遅れにより、不一致になっている為、デジタル
比較器3の出力信号fがLOW(低)レベルになり、F
IFOメモリ4にデータが貯えられていく。
次の期間t3は、被測定デバイス2が期待値と等しくな
っている為、FI−FOメモリ4に貯えられた2つのパ
ターンデータは、期間t3の先頭で読み出され、直ちに
空になり、その後は期間tlと同様に書き込まれると直
ちに読み出されていく。
っている為、FI−FOメモリ4に貯えられた2つのパ
ターンデータは、期間t3の先頭で読み出され、直ちに
空になり、その後は期間tlと同様に書き込まれると直
ちに読み出されていく。
期間t4は、期間t1と同様に、遅れによる不一致期間
であり、前半でLOWレベルの期待値、後半でHレベル
の期待値データがB’ I F Oメモリ4に貯えられ
、FIFOメモリ4の出力は、LOWレベルに保たれる
◎ 期間t5の先頭で、デバイス2の出力がLOWレベルに
なり、FIFOメモリ4出力と一致し、デジタル比較器
3の出力がHレベルになり、FIFOメモリ4に貯えら
れた期間t4の後半で貯えられたデータを読み出し、再
び不一致状態になる。
であり、前半でLOWレベルの期待値、後半でHレベル
の期待値データがB’ I F Oメモリ4に貯えられ
、FIFOメモリ4の出力は、LOWレベルに保たれる
◎ 期間t5の先頭で、デバイス2の出力がLOWレベルに
なり、FIFOメモリ4出力と一致し、デジタル比較器
3の出力がHレベルになり、FIFOメモリ4に貯えら
れた期間t4の後半で貯えられたデータを読み出し、再
び不一致状態になる。
従来の測定回路は、被測定デバイスに信号を加える毎に
デバイスの出力と期待値とを比較していた為、デバイス
の遅れ時間以上のテストレートで試験を行なう必要があ
るのに対し、本実施例は、デバイスの出力が数パターン
公達れる様な条件でも測定できる。
デバイスの出力と期待値とを比較していた為、デバイス
の遅れ時間以上のテストレートで試験を行なう必要があ
るのに対し、本実施例は、デバイスの出力が数パターン
公達れる様な条件でも測定できる。
以上説明したように、本発明は、パターン発生器の期待
値パターン出力にFIFOメモリを接続することにより
、被測定デバイスの出力遅れ時間より、高速で試験する
ことができる効果がある。
値パターン出力にFIFOメモリを接続することにより
、被測定デバイスの出力遅れ時間より、高速で試験する
ことができる効果がある。
第1図は本発明の一実施例の測定回路の回路ブロック図
、第2図は第1図に示す実施例のタイばング図である。 1・・・・・・パターン発生器、2・・・・・・被測定
デバイス、3・・・・・・デジタル比較器、4・・・・
・・FIFOメモリ、a・−・・・・被測定デバイスの
入力信号、b・・・・・・期待値パターン信号、C・・
・・・・被測定デバイスの出力信号、d・・・・・・F
IFOメモリ出力信号、e・・・・・・FIFOメモリ
書き込みストローブ信号、f・・・・・・デジタル比較
器出力信号、g・・・・・・FIFOメモリに貯えられ
たデータ数の信号。 代理人 弁理士 内 原 晋 茅
、第2図は第1図に示す実施例のタイばング図である。 1・・・・・・パターン発生器、2・・・・・・被測定
デバイス、3・・・・・・デジタル比較器、4・・・・
・・FIFOメモリ、a・−・・・・被測定デバイスの
入力信号、b・・・・・・期待値パターン信号、C・・
・・・・被測定デバイスの出力信号、d・・・・・・F
IFOメモリ出力信号、e・・・・・・FIFOメモリ
書き込みストローブ信号、f・・・・・・デジタル比較
器出力信号、g・・・・・・FIFOメモリに貯えられ
たデータ数の信号。 代理人 弁理士 内 原 晋 茅
Claims (1)
- パターン発生器の出力の一部をFIFOメモリの入力に
接続し、前記FIFOメモリの出力をデジタル比較器の
一方の入力へ接続し、前記パターン発生器の出力の他部
が入力される被測定デバイスの出力を前記デジタル比較
器の他方の入力へ接続したことを特徴とする測定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63196697A JPH0245780A (ja) | 1988-08-05 | 1988-08-05 | 測定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63196697A JPH0245780A (ja) | 1988-08-05 | 1988-08-05 | 測定回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0245780A true JPH0245780A (ja) | 1990-02-15 |
Family
ID=16362084
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63196697A Pending JPH0245780A (ja) | 1988-08-05 | 1988-08-05 | 測定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0245780A (ja) |
-
1988
- 1988-08-05 JP JP63196697A patent/JPH0245780A/ja active Pending
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