JP3329221B2 - Ｌｓｉ試験装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ試験装置に
関し、特にエッジ信号の発生エラーを検出することが可
能なＬＳＩ試験装置に関する。

【０００２】

【従来の技術】従来のＬＳＩ試験装置ではパターンデー
タ、ドライバーフォーマットデータ及びタイミングデー
タ等を用いて所望のタイミングの波形を発生させ、この
波形を被試験ＬＳＩ（以下、ＤＵＴ(Device under tes
t)と呼ぶ。）に印加することにより前記ＤＵＴの試験を
行っている。

【０００３】図４はこのような従来のＬＳＩ試験装置の
タイミング発生部の一例を示す構成ブロック図である。

【０００４】図４において１ａ，１ｂ及び１ｃはフリッ
プフロップ回路、２はエッジ起動制御回路、３，４，５
及び６は記憶回路、７，８，９及び１０は可変遅延回
路、１１及び１２は論理和回路、１３はＲＳフリップフ
ロップ回路である。

【０００５】また、１００はパターンデータ信号、１０
１はドライバーフォーマットデータ信号、１０２はタイ
ミングデータ選択アドレス信号、１０３はレート信号、
１０４は所望の波形である出力信号である。

【０００６】パターンデータ信号１００、ドライバーフ
ォーマットデータ信号１０１、タイミングデータ選択ア
ドレス信号１０２はそれぞれフリップフロップ回路１
ａ，１ｂ及び１ｃの入力端子に入力され、フリップフロ
ップ回路１ａ，１ｂ及び１ｃのクロック入力端子にはレ
ート信号１０３が入力される。

【０００７】フリップフロップ回路１ａ及び１ｂの出力
はエッジ起動制御回路２にそれぞれ接続され、フリップ
フロップ回路１ｃの出力は記憶回路３，４，５及び６に
それぞれ接続される。

【０００８】エッジ起動制御回路２の４つのエッジトリ
ガ信号はそれぞれ可変遅延回路７，８，９及び１０の入
力端子に接続され、記憶回路３，４，５及び６の出力は
可変遅延回路７，８，９及び１０の制御端子にそれぞれ
接続される。

【０００９】可変遅延回路７及び８の出力は論理和回路
１１の入力端子にそれぞれ接続され、可変遅延回路９及
び１０の出力は論理和回路１２の入力端子にそれぞれ接
続される。

【００１０】また、論理和回路１１の出力はＲＳフリッ
プフロップ回路１３のＳ入力端子に接続され、論理和回
路１２の出力はＲＳフリップフロップ回路１３のＲ入力
端子に接続される。また、ＲＳフリップフロップ回路１
３の出力は出力信号１０４として出力される。

【００１１】ここで、図４に示す従来例の動作を図５を
用いて説明する。また、説明の簡単のため、可変遅延回
路７及び９を用いた場合を説明する。

【００１２】図５は発生する出力信号１０４の一例を示
すタイミング図であり、（ａ）はレート信号１０３、
（ｂ）は出力信号１０４、（ｃ）は可変遅延回路７から
のエッジ信号、（ｄ）は可変遅延回路９からのエッジ信
号、（ｅ）は用いられるタイミングデータ選択アドレス
である。

【００１３】パターンデータ信号１００やドライバーフ
ォーマットデータ信号１０１に基づいて出力されたエッ
ジトリガ信号がエッジ起動制御回路２から可変遅延回路
７及び９にそれぞれ供給される。

【００１４】一方、可変遅延回路７及び９の制御端子に
はタイミングデータ選択アドレス信号１０２に対応して
記憶回路３及び５から読み出されたタイミングデータが
供給される。

【００１５】可変遅延回路７及び９はエッジ起動制御回
路２からそれぞれ供給されるエッジトリガ信号を、レー
ト信号１０３のタイミングから前記タイミングデータに
基づき遅延させてエッジ信号として出力する。

【００１６】例えば、（ｅ）タイミングデータ選択アド
レスが”Ａ０”の場合には可変遅延回路７はエッジトリ
ガ信号を図５中”イ”だけ遅延させて出力し、また、可
変遅延回路９はエッジトリガ信号を図５中”ロ”だけ遅
延させて出力する。

【００１７】可変遅延回路７及び９の出力は論理和回路
１１及び１２を介してＲＳフリップフロップ回路１３の
Ｓ入力端子及びＲ入力端子に印加されるので出力信号１
０４は図５中”ハ”のタイミングでハイレベルになり、
図５中”ニ”のタイミングでローレベルになる。

【００１８】この結果、タイミングデータによりエッジ
トリガ信号の遅延量を制御してエッジ信号とし、このエ
ッジ信号に基づき波形を生成することにより、所望の波
形を発生させることが可能になる。

【００１９】

【発明が解決しようとする課題】しかし、試験プログラ
ムにおいて最大遅延量や最小エッジ間隔を守らない等の
タイミング設定の失敗等によりエッジ発生が意図した通
りに行われない場合には、正確な試験が行われずＬＳＩ
試験装置として誤った判断を下してしまう恐れがある。

【００２０】また、正確なタイミング設定を行うために
は試験プログラムのプログラム処理及びデバッグ処理に
多くの工数がかかってしまうと言った問題点があった。
従って本発明が解決しようとする課題は、エッジ信号の
発生エラーを検出することが可能なＬＳＩ試験装置を実
現することにある。

【００２１】

【課題を解決するための手段】このような課題を達成す
るために、本発明の第１では、エッジ信号を組み合わせ
て所望のタイミングの試験信号を発生させて被試験ＬＳ
Ｉに印加することにより前記被試験ＬＳＩの良否を試験
するＬＳＩ試験装置において、エッジトリガ信号をタイ
ミングデータに基づき遅延させて前記エッジ信号として
出力する可変遅延回路と、この可変遅延回路に書き込ま
れる前記タイミングデータ数と前記可変遅延回路からの
エッジ信号数が不一致の場合にエラー信号を出力するエ
ラー検出手段とを備えたことを特徴とするものである。

【００２２】このような課題を達成するために、本発明
の第２では、本発明の第１において、前記エラー検出手
段が前記可変遅延回路に書き込まれる前記タイミングデ
ータを順次保持し、前記可変遅延回路からの前記エッジ
信号に基づき前記タイミングデータを順次更新するＦＩ
ＦＯレジスタと、パターン出力終了時に前記ＦＩＦＯレ
ジスタ内に前記タイミングデータが存在する場合にエラ
ー信号を出力するエラー検出回路とから構成されること
を特徴とするものである。

【００２３】このような課題を達成するために、本発明
の第３では、本発明の第１において、前記エラー検出手
段が前記可変遅延回路への前記タイミングデータの書き
込みに基づきカウントアップ若しくはカウントダウン
し、前記可変遅延回路からの前記エッジ信号に基づきカ
ウントダウン若しくはカウントアップするカウンタ回路
と、パターン出力終了時に前記カウンタ回路のカウント
出力が初期値と異なる場合にエラー信号を出力するエラ
ー検出回路とから構成されることを特徴とするものであ
る。

【００２４】

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るＬＳＩ試験装置の一実施
例を示す構成ブロック図であり、特にエラー検出手段近
傍を示すものである。

【００２５】図１において１０２及び１０３は図４と同
一符号を付してあり、１４はフリップフロップ回路、１
５は記憶回路、１６は論理積回路、１７はＦＩＦＯ（Fi
rst-In First-Out）レジスタ、１８はエラー検出回路、
１９は可変遅延回路である。

【００２６】また、１０５はトリガエッジ信号、１０６
はエッジレス信号、１０７はパターン終了信号、１０８
はエッジ信号、１０９はエラー信号である。さらに、１
６〜１８はエラー検出手段５０を構成している。

【００２７】タイミングデータ選択アドレス信号１０２
はフリップフロップ回路１４の入力端子に入力され、レ
ート信号１０３はフリップフロップ回路１４のクロック
入力端子及び論理積回路１６の正論理入力端子に入力さ
れる。

【００２８】また、エッジトリガ信号１０５は可変遅延
回路１９の入力端子に入力され、エッジレス信号１０６
は論理積回路１６の負論理入力端子に入力される。ま
た、パターン終了信号１０７はエラー検出回路１８の制
御端子に入力される。

【００２９】フリップフロップ回路１４の出力は記憶回
路１５に接続され、記憶回路１５の出力はＦＩＦＯレジ
スタ１７の入力端子に接続される。また、論理積回路１
６の出力はＦＩＦＯレジスタ１７の書込クロック入力端
子に接続される。

【００３０】ＦＩＦＯレジスタ１７の出力は可変遅延回
路１９の制御端子に接続され、可変遅延回路１９はエッ
ジ信号１０８を出力し、このエッジ信号１０８はＦＩＦ
Ｏレジスタ１７の読出クロック入力端子に接続される。

【００３１】さらに、ＦＩＦＯレジスタ１７のＥｍｐｔ
ｙ信号はエラー検出回路１８の入力端子に接続され、エ
ラー検出回路１８はエラー信号１０９を出力する。

【００３２】ここで、図１に示す実施例の動作を図２を
用いて説明する。図２は実施例の動作を説明するタイミ
ング図である。

【００３３】図２において（ａ）はレート信号１０３、
（ｂ）は記憶回路１５からのタイミングデータ信号、
（ｃ）はエッジレス信号１０６、（ｄ）はパターン終了
信号１０７、（ｅ）及び（ｉ）はエッジ信号１０８、
（ｆ）及び（ｊ）はＥｍｐｔｙ信号、（ｇ）及び（ｋ）
はＦＩＦＯレジスタ１７の出力信号、（ｈ）及び（ｌ）
はエラー信号１０９である。

【００３４】また、（ｅ）〜（ｈ）は正常動作時の各種
信号を、一方、（ｉ）〜（ｌ）はエッジ信号１０８の発
生エラーが生じた場合の各種信号をそれぞれ示してい
る。

【００３５】記憶回路１５にはレート信号１０３のタイ
ミングでフリップフロップ回路１４を介してタイミング
データ選択アドレス信号１０２が供給されるので、その
アドレスに対応したタイミングデータがＦＩＦＯレジス
タ１７に供給される。

【００３６】このタイミングデータもまたレート信号１
０３に同期してＦＩＦＯレジスタ１７に書き込まれる。
但し、エッジレス信号１０６がハイレベルの場合は論理
積回路１６の出力はローレベルに固定されてしまうので
ＦＩＦＯレジスタ１７にタイミングデータは書き込まれ
ない。

【００３７】ＦＩＦＯレジスタ１７に書き込まれたタイ
ミングデータは可変遅延回路１９の制御端子に入力さ
れ、可変遅延回路１９はエッジトリガ信号１０５をタイ
ミングデータに基づいて遅延させてエッジ信号１０８と
して出力する。

【００３８】また、エッジ信号１０８に基づきＦＩＦＯ
レジスタ１７は内部に書き込まれているタイミングデー
タの更新を行う。

【００３９】例えば、ＦＩＦＯレジスタ１７に２つのタ
イミングデータ”Ｄ０”及び”Ｄ１”がこの順番で書き
込まれていた場合には、ＦＩＦＯレジスタ１７の出力
を”Ｄ０”から”Ｄ１”に更新すると共に”Ｄ０”を破
棄する。

【００４０】但し、ＦＩＦＯレジスタ１７に書き込まれ
ているタイミング信号が１つの場合は更新するデータが
無いのでＦＩＦＯレジスタ１７の出力は不定状態にな
る。

【００４１】また、Ｅｍｐｔｙ信号はＦＩＦＯレジスタ
１７内に更新すべきタイミングデータが存在しない場合
にハイレベルとなり、エラー検出回路１８はパターン終
了信号１０７のタイミングでＥｍｐｔｙ信号を取り込
む。

【００４２】エラー検出回路１８はＥｍｐｔｙ信号がロ
ーレベルであればエラー信号１０９をハイレベルに、Ｅ
ｍｐｔｙ信号がハイレベルであればエラー信号１０９を
ローレベルにする。

【００４３】例えば、図２中”イ”のタイミングでタイ
ミングデータ”Ｄ０”がＦＩＦＯレジスタ１７に書き込
まれ、タイミングデータ”Ｄ０”は可変遅延回路１９に
供給される。

【００４４】可変遅延回路１９はエッジトリガ信号１０
５をタイミング信号”Ｄ０”に基づいて遅延させて図２
中”ロ”のタイミングでエッジ信号１０８として出力す
る。

【００４５】この時点ではＦＩＦＯレジスタ１７には新
たなタイミングデータが書き込まれていないので、図２
中”ハ”に示すように（ｇ）及び（ｋ）のＦＩＦＯレジ
スタ１７の出力は不定状態になる。

【００４６】また、図２中”ニ”のタイミングでタイミ
ングデータ”Ｄ６”がＦＩＦＯレジスタ１７に書き込ま
れ、タイミングデータ”Ｄ６”は可変遅延回路１９に供
給される。

【００４７】可変遅延回路１９はエッジトリガ信号１０
５をタイミング信号”Ｄ６”に基づいて遅延させて図２
中”ホ”に示すタイミングでエッジ信号１０８として出
力する。

【００４８】この時点で、ＦＩＦＯレジスタ１７には図
２中”ヘ”のタイミングでタイミングデータ”Ｄ７”が
既に書き込まれているので、図２中”ト”に示すように
（ｇ）及び（ｋ）のＦＩＦＯレジスタ１７の出力は”Ｄ
７”となる。

【００４９】従って、可変遅延回路１９はエッジトリガ
信号１０５をタイミング信号”Ｄ７”に基づいて遅延さ
せて図２中”チ”に示すタイミングでエッジ信号１０８
として出力する。

【００５０】しかし、試験プログラムの設定ミス等によ
り図２中”リ”に示すようなエッジ信号１０８が発生し
なかった場合にはＦＩＦＯレジスタ１７でタイミングデ
ータの更新がなされず、ＦＩＦＯレジスタ１７内にタイ
ミングデータ”Ｄ７”が残ることになり、ＦＩＦＯレジ
スタ１７のＥｍｐｔｙ信号はハイレベルに戻らない。

【００５１】この状態で、パターン終了信号１０７がハ
イレベル、言い換えれば、発生させるパターンが終了す
るとエラー検出回路１８はＥｍｐｔｙ信号に基づきエラ
ー信号１０９をハイレベルにする。

【００５２】即ち、試験プログラムの設定通りにエッジ
信号１０８が発生すればＦＩＦＯレジスタ１７に書き込
んだタイミングデータ数と発生したエッジ信号１０８の
数は一致するので、ＦＩＦＯレジスタ１７内のタイミン
グデータは空になり、エラー信号１０９はローレベルに
なる。

【００５３】一方、エッジの発生エラーが生じた場合、
言い換えれば、ＦＩＦＯレジスタ１７に書き込んだタイ
ミングデータ数とエッジ信号１０８の数が一致しない場
合は図２中”ヌ”に示すようにエラー信号１０９はハイ
レベルになる。

【００５４】この結果、ＦＩＦＯレジスタ１７に書き込
まれたタイミングデータを発生したエッジ信号１０８に
基づき更新することにより、エッジの発生エラーを検出
することが可能になる。

【００５５】また、試験プログラムの不備をハードウェ
ア的に確認することができるので、試験プログラムのプ
ログラム処理及びデバッグ処理の効率を向上させること
が可能になる。

【００５６】また、図１に示す実施例ではＦＩＦＯレジ
スタ１７を用いてエッジ信号１０８の発生個数を検査し
ているが、カウンタ回路等を用いることも可能である。

【００５７】図３はこのようなカウンタ回路を用いた他
の実施例を示す構成ブロック図である。図３において１
９，１０３及び１０５〜１０８は図１と同一符号を付し
てあり、２０は論理積回路、２１はカウンタ回路、２２
はエラー検出回路、１０９ａはエラー信号、１１０はタ
イミングデータである。また、２０，２１及び２２はエ
ラー検出手段５１を構成している。

【００５８】レート信号１０３は論理積回路２０の正論
理入力端子に入力され、エッジトリガ信号１０５は可変
遅延回路１９の入力端子に入力され、エッジレス信号１
０６は論理積回路２０の負論理入力端子に入力される。
また、パターン終了信号１０７はエラー検出回路２２の
制御端子に入力される。

【００５９】論理積回路２０の出力はカウンタ回路２１
のアップカウント端子に接続され、可変遅延回路１９は
エッジ信号１０８を出力し、このエッジ信号１０８はカ
ウンタ回路２１のダウンカウント端子に接続される。ま
た、可変遅延回路１９の制御端子には記憶回路等（図示
せず。）からタイミングデータ１１０が供給される。

【００６０】さらに、カウンタ回路２１のカウント出力
はエラー検出回路２２の入力端子に接続され、エラー検
出回路２２はエラー信号１０９ａを出力する。

【００６１】ここで、図３に示す実施例の動作を説明す
る。図１の実施例と同様にタイミングデータ１１０はレ
ート信号１０３に同期して可変遅延回路１９に書き込ま
れる。但し、エッジレス信号１０６がハイレベルの場合
は可変遅延回路１９には書き込まれない。

【００６２】論理積回路２０の正論理入力端子にはレー
ト信号１０３が、負論理入力端子にはエッジレス信号１
０６がそれぞれ印加されるので、論理積回路２０の出力
タイミングに同期して可変遅延回路１９にタイミングデ
ータ１００が書き込まれることになる。

【００６３】即ち、カウンタ回路２１は可変遅延回路１
９にタイミングデータ１１０が書き込まれるとカウント
アップすることになる。

【００６４】一方、可変遅延回路１９からエッジ信号１
０８が出力されるとそのエッジ信号１０８はカウンタ回
路２１のダウンカウント端子に入力され、カウンタ回路
２１はカウントダウンする。

【００６５】例えば、カウンタ回路２１の初期値を”
０”とした場合、書き込んだタイミングデータ数とエッ
ジ信号１０８の数が一致すればカウンタ回路２１のカウ
ント出力は初期値”０”であり、もし、エッジ信号１０
８の発生エラーが生じた場合は”０”以外のカウント出
力となる。

【００６６】従って、エラー検出回路２２はパターン終
了信号１０７のタイミングでカウンタ回路２１のカウン
ト出力を取り込み初期値との一致を判断する。

【００６７】もし、カウント出力が初期値と一致すれば
エラー信号１０９をローレベルに、一致しなければエラ
ー信号１０９をハイレベルにする。

【００６８】この結果、可変遅延回路１９に書き込まれ
たタイミングデータ数をアップカウントし、発生したエ
ッジ信号１０８でダウンカウントすることにより、エッ
ジ信号の発生エラーを検出することが可能になる。

【００６９】なお、エッジ信号の発生エラーの検出方法
としては図１及び図３に示したように可変遅延回路に書
き込まれるタイミングデータ数と可変遅延回路の出力エ
ッジ数との一致／不一致を検出すれば良く、上述の構成
にとらわれるものではない。

【００７０】また、図３のカウンタ回路２１では可変遅
延回路１９に書き込まれたタイミングデータ数をアップ
カウントし、発生したエッジ信号１０８でダウンカウン
トしているがその逆でも良い。

【００７１】また、カウンタ回路２１の初期値を”０”
と例示したがこの初期値に限定されるものではない。

【００７２】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。可変遅延回路に
書き込まれるタイミングデータ数と可変遅延回路の出力
エッジ数との一致／不一致を検出することにより、エッ
ジ信号の発生エラーを検出することが可能なＬＳＩ試験
装置が実現できる。

【図面の簡単な説明】

【図１】本発明に係るＬＳＩ試験装置の一実施例を示す
構成ブロック図である。

【図２】実施例の動作を説明するタイミング図である。

【図３】他の実施例を示す構成ブロック図である。

【図４】従来のＬＳＩ試験装置のタイミング発生部の一
例を示す構成ブロック図である。

【図５】発生する出力信号の一例を示すタイミング図で
ある。

【符号の説明】

１ａ，１ｂ，１ｃ，１４ フリップフロップ回路 ２ エッジ起動制御回路 ３，４，５，６，１５ 記憶回路 ７，８，９，１０，１９ 可変遅延回路 １１，１２ 論理和回路 １３ ＲＳフリップフロップ回路 １６，２０ 論理積回路 １７ ＦＩＦＯレジスタ １８，２２ エラー検出回路 ２１ カウンタ回路 ５０，５１ エラー検出手段 １００ パターンデータ信号 １０１ ドライバーフォーマットデータ信号 １０２ タイミングデータ選択アドレス信号 １０３ レート信号 １０４ 出力信号 １０５，１０８ エッジ信号 １０６ エッジレス信号 １０７ パターン終了信号 １０９，１０９ａ エラー信号 １１０ タイミングデータ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 H01L 21/822

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】エッジ信号を組み合わせて所望のタイミン
   グの試験信号を発生させて被試験ＬＳＩに印加すること
   により前記被試験ＬＳＩの良否を試験するＬＳＩ試験装
   置において、 エッジトリガ信号をタイミングデータに基づき遅延させ
   て前記エッジ信号として出力する可変遅延回路と、 この可変遅延回路に書き込まれる前記タイミングデータ
   数と前記可変遅延回路からの前記エッジ信号数が不一致
   の場合にエラー信号を出力するエラー検出手段とを備え
   たことを特徴とするＬＳＩ試験装置。
2. 【請求項２】前記エラー検出手段が前記可変遅延回路に
   書き込まれる前記タイミングデータを順次保持し、前記
   可変遅延回路からの前記エッジ信号に基づき前記タイミ
   ングデータを順次更新するＦＩＦＯレジスタと、 パターン出力終了時に前記ＦＩＦＯレジスタ内に前記タ
   イミングデータが存在する場合にエラー信号を出力する
   エラー検出回路とから構成されることを特徴とする特許
   請求の範囲請求項１記載のＬＳＩ試験装置。
3. 【請求項３】前記エラー検出手段が前記可変遅延回路へ
   の前記タイミングデータの書き込みに基づきカウントア
   ップ若しくはカウントダウンし、前記可変遅延回路から
   の前記エッジ信号に基づきカウントダウン若しくはカウ
   ントアップするカウンタ回路と、 パターン出力終了時に前記カウンタ回路のカウント出力
   が初期値と異なる場合にエラー信号を出力するエラー検
   出回路とから構成されることを特徴とする特許請求の範
   囲請求項１記載のＬＳＩ試験装置。