JPS6153579A - 論理回路機能試験機 - Google Patents
論理回路機能試験機Info
- Publication number
- JPS6153579A JPS6153579A JP59175747A JP17574784A JPS6153579A JP S6153579 A JPS6153579 A JP S6153579A JP 59175747 A JP59175747 A JP 59175747A JP 17574784 A JP17574784 A JP 17574784A JP S6153579 A JPS6153579 A JP S6153579A
- Authority
- JP
- Japan
- Prior art keywords
- test
- test data
- circuit
- storage means
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路の機能を試験する試験機に係り、特に
被試験回路の論理規模が大きく試験のため接続する端子
数とテストパターン故が多い場合のバッファメモリの有
効使用方法に関する。
被試験回路の論理規模が大きく試験のため接続する端子
数とテストパターン故が多い場合のバッファメモリの有
効使用方法に関する。
論理回路の機能試験を行う試験機は、一般に計算機シス
テムのファイルに格納されている数多くの被試験回路の
テストデータから、試験する段階で該当する被試験回路
のデータを試験機内のバッファメモリに格納し、該バッ
ファメモリからテストデータを読出して実際の試験を行
う。
テムのファイルに格納されている数多くの被試験回路の
テストデータから、試験する段階で該当する被試験回路
のデータを試験機内のバッファメモリに格納し、該バッ
ファメモリからテストデータを読出して実際の試験を行
う。
一方被試験回路は論理規模が大きくなるに従って、端子
の数が多くなる傾向があり、例えば数千端子にも達する
ものがある。この場合前記該Ｍｉ内のバッファメモリは
数千ビットでテストパターン故に対応するワード数を必
要とする。
の数が多くなる傾向があり、例えば数千端子にも達する
ものがある。この場合前記該Ｍｉ内のバッファメモリは
数千ビットでテストパターン故に対応するワード数を必
要とする。
即ち、このバッファメモリは数多くの被試験回路に対応
して共通に使用しなければならないため、被試験回路の
端子数の最大なものに対応し得るように構成される。そ
して同一の端子に同一のパターンを繰り返し送出する場
合も、テストパターンに対応したワード数の容量を持っ
ている。従ってバッファメモリを有効に使用することに
より小容量化することが望まれる。
して共通に使用しなければならないため、被試験回路の
端子数の最大なものに対応し得るように構成される。そ
して同一の端子に同一のパターンを繰り返し送出する場
合も、テストパターンに対応したワード数の容量を持っ
ている。従ってバッファメモリを有効に使用することに
より小容量化することが望まれる。
第２図は従来の試験機におけるバッファメモリを説明す
る図である。
る図である。
バッファメモリ１は被試験回路２の各端子に対応して、
夫々の端子にテストパターンを送出する。
夫々の端子にテストパターンを送出する。
この端子をＡ、Ｂ、Ｃ，−Ｙ、Ｚとすると、前記の如く
この接続端子数は最大数千端子にも達する。
この接続端子数は最大数千端子にも達する。
この時被試験回路２の端子Ａには、テストパターンが例
えば００００００１１１１１１と順次送出されるものと
する。このテストパターンの番号を■〜＠とすると、バ
ッファメモリ１より■から＠までのテストパターンを順
次送出するためには、バッファメモリ１のアドレス数、
即ちワード数はテストパターン数と同数（この場合１２
）必要となる。このワード数は被試験回路の論理の深さ
にもよるが、１６にワード〜３２にワードの大きさを必
要とするものもある。
えば００００００１１１１１１と順次送出されるものと
する。このテストパターンの番号を■〜＠とすると、バ
ッファメモリ１より■から＠までのテストパターンを順
次送出するためには、バッファメモリ１のアドレス数、
即ちワード数はテストパターン数と同数（この場合１２
）必要となる。このワード数は被試験回路の論理の深さ
にもよるが、１６にワード〜３２にワードの大きさを必
要とするものもある。
上記の如（、従来はバッファメモリの容量は被試験回路
の最大端子数×テストパターン数必要で、端子数の少な
い被試験回路を試験する場合は、余分な端子に対応する
ワード数分の容量が遊ぶこととなり、しかもテストパタ
ーンが“０”又は“１”を連続送出する場合も、同一パ
ターンを総て格納しているため、バッファメモリの効率
良い使用がなされていないという問題がある。
の最大端子数×テストパターン数必要で、端子数の少な
い被試験回路を試験する場合は、余分な端子に対応する
ワード数分の容量が遊ぶこととなり、しかもテストパタ
ーンが“０”又は“１”を連続送出する場合も、同一パ
ターンを総て格納しているため、バッファメモリの効率
良い使用がなされていないという問題がある。
上記問題点は、試験機が被試験回路に送出するテストデ
ータの１サイクル分を記憶する第１の記憶手段と、該第
１の記憶手段の内容と次のサイクル用のテストデータを
比較する第１の比較手段と、該第１の比較手段が送出す
る不一致信号により該当する試験端子番号と変化させる
テストデータの内容と阿サイクル目に該当するかを夫々
記憶する第２、第３、第４の記憶手段と、該第４の記憶
手段の内容を試験時の試験サイクル数と比較する第２の
比較手段とを設け、テストデータを受領する場合、被試
験回路により決定される試験端子番号の内で、第１の比
較手段により不一致となった端子番号を第２の記憶手段
に格納し、その時の変化させるテストデータを第３の記
ｔ＠手段に格納し、その時の変化させるべきサイクル数
を第４の記憶手段に記憶させ、被試験回路を試験する場
合、第２の比較回路が一致信号を送出する迄同一のテス
トデτりで試験を行い、一致信号で第２と第３の記憶手
段の内容によりテストデータを変化さセーて試験するよ
うにした、本発明による論理回路機能試験機によって解
決される。
ータの１サイクル分を記憶する第１の記憶手段と、該第
１の記憶手段の内容と次のサイクル用のテストデータを
比較する第１の比較手段と、該第１の比較手段が送出す
る不一致信号により該当する試験端子番号と変化させる
テストデータの内容と阿サイクル目に該当するかを夫々
記憶する第２、第３、第４の記憶手段と、該第４の記憶
手段の内容を試験時の試験サイクル数と比較する第２の
比較手段とを設け、テストデータを受領する場合、被試
験回路により決定される試験端子番号の内で、第１の比
較手段により不一致となった端子番号を第２の記憶手段
に格納し、その時の変化させるテストデータを第３の記
ｔ＠手段に格納し、その時の変化させるべきサイクル数
を第４の記憶手段に記憶させ、被試験回路を試験する場
合、第２の比較回路が一致信号を送出する迄同一のテス
トデτりで試験を行い、一致信号で第２と第３の記憶手
段の内容によりテストデータを変化さセーて試験するよ
うにした、本発明による論理回路機能試験機によって解
決される。
即ち被試験回路により決定される使用端子番号の内、テ
ストデータを変えなければならない番号と、その時のテ
ストデータの内容と、それがテストパターンの番号で何
番目かを記憶することで、変化部分のみの記憶に止め、
被試験回路により使用されないバッファメモリの領域を
不要とし、且つテストデータも変化点のみを記憶し、変
化しないテストデータは記憶しな（て良いようにしたも
のである。
ストデータを変えなければならない番号と、その時のテ
ストデータの内容と、それがテストパターンの番号で何
番目かを記憶することで、変化部分のみの記憶に止め、
被試験回路により使用されないバッファメモリの領域を
不要とし、且つテストデータも変化点のみを記憶し、変
化しないテストデータは記憶しな（て良いようにしたも
のである。
第１図は本発明の一実施例を示す回路のブロック図であ
る。
る。
計算機システムのファイルから端子りを介してテストデ
ータが例えば１６ビツト毎に送られて来る。レジスタ３
はこの１６ビツトを受信し、マルチプレクサ４を経て比
較回路５及びレジスタ８と１２に送出する。
ータが例えば１６ビツト毎に送られて来る。レジスタ３
はこの１６ビツトを受信し、マルチプレクサ４を経て比
較回路５及びレジスタ８と１２に送出する。
端子りからは前記の如（１６ビツト、即ちＩ６端子分の
データが入るため、カウンタ６はテストデータに同期し
てデータ数を計数し同期信号として、試験機と被試験回
路とを接続する端子の番号を表す下位４ビツトをマルチ
プレクサ４に、上位ビットと下位ビットとをレジスタ８
と９に送り、１ビツトずつレジスタ３とレジスタ８のテ
ストデータを比較回路５に送出させる。
データが入るため、カウンタ６はテストデータに同期し
てデータ数を計数し同期信号として、試験機と被試験回
路とを接続する端子の番号を表す下位４ビツトをマルチ
プレクサ４に、上位ビットと下位ビットとをレジスタ８
と９に送り、１ビツトずつレジスタ３とレジスタ８のテ
ストデータを比較回路５に送出させる。
レジスタ８は端子数分の容量を持ち、既に受信した端子
数分のテストデータ即ちｌサイクル前のテストデータを
格納している。従って比較回路５は１サイクル前のテス
トデータと今度のテストデータが同一かどうかを、同一
端子番号のテストデータ同志で比較し判定する。
数分のテストデータ即ちｌサイクル前のテストデータを
格納している。従って比較回路５は１サイクル前のテス
トデータと今度のテストデータが同一かどうかを、同一
端子番号のテストデータ同志で比較し判定する。
不一致の場合は端子Ｅから入る書込みパルスと、比較回
路５の送出する不一致信号とにより、ＡＮＤ回路１７が
オンとなり、レジスタ８をイネーブルとして、そのデー
タをレジスタ８に書込む。同時に比較回路５の不一致信
号はＯＲ回路１６を経てカウンタ１０を＋１する。
路５の送出する不一致信号とにより、ＡＮＤ回路１７が
オンとなり、レジスタ８をイネーブルとして、そのデー
タをレジスタ８に書込む。同時に比較回路５の不一致信
号はＯＲ回路１６を経てカウンタ１０を＋１する。
レジスタ９には被試験回路により決定する使用すべき端
子番号が予め格納されている。この端子番号がカウンタ
６の同期信号に同期して読出され、ＡＮＤ回路１７の出
力によりカウンタｌＯの指示するアドレスでレジスタ１
１に書込まれる。即ち１サイクル前のテストデータ（例
えば“０”）と異なるテストデータ（“１”）を送出す
べき端子番号がレジスタ１１に書込まれる。
子番号が予め格納されている。この端子番号がカウンタ
６の同期信号に同期して読出され、ＡＮＤ回路１７の出
力によりカウンタｌＯの指示するアドレスでレジスタ１
１に書込まれる。即ち１サイクル前のテストデータ（例
えば“０”）と異なるテストデータ（“１”）を送出す
べき端子番号がレジスタ１１に書込まれる。
又この時のテストデータ（“１”）はレジスタ ′
１２にカウンタｌＯの指示するアドレスで書込まれる。
１２にカウンタｌＯの指示するアドレスで書込まれる。
即ちカウンタ１０の指示するアドレスで今迄の“０”の
テストデータから１”のテストデータに変わることを示
す。
テストデータから１”のテストデータに変わることを示
す。
カウンタ７は端子りから入るテストデータに同期して第
２図で説明したテストパターンの番号を計数し、レジス
タ１３と比較回路１４に送出する。
２図で説明したテストパターンの番号を計数し、レジス
タ１３と比較回路１４に送出する。
従ってレジスタ１３はカウンタ１０の指示するアドレス
で、この時のテストパターン番号を書込む。
で、この時のテストパターン番号を書込む。
比較回路５の比較結果が一致した場合は比較回路５から
信号は送出されず、従ってレジスタ８゜１１．１２．１
３とカウンタ１０の内容は変化せず、レジスタ１１と１
２にはテストデータが記憶されない。
信号は送出されず、従ってレジスタ８゜１１．１２．１
３とカウンタ１０の内容は変化せず、レジスタ１１と１
２にはテストデータが記憶されない。
比較回路１４には端子Ｈからローディング／テ
！ストの信号が入り、ローディング時には比較回
路１４の出力が阻止され、テストの時は送出される。
！ストの信号が入り、ローディング時には比較回
路１４の出力が阻止され、テストの時は送出される。
ここで被試験回路の試験を行う場合を説明する。
カウンタ７は試験機のサイクルに同期してテストパター
ン番号を計数し、レジスタ１３と比較回路１４に送出す
る。レジスタ１３はカウンタ１０の指示するアドレスで
テストパターン番号を比較回路１４に送出する。比較回
路１４はカウンタ７とレジスタ１３の値が一致するとＯ
Ｒ回路１６を経てカウンタ１０を＋１する。
ン番号を計数し、レジスタ１３と比較回路１４に送出す
る。レジスタ１３はカウンタ１０の指示するアドレスで
テストパターン番号を比較回路１４に送出する。比較回
路１４はカウンタ７とレジスタ１３の値が一致するとＯ
Ｒ回路１６を経てカウンタ１０を＋１する。
従ってレジスタ１１と１２はその時の端子番号とテスト
データを出力回路に送出する。出力回路１２は変化させ
るテストデータを保持しており、レジスタ１１に書込ま
れた端子番号に対応する端子のテストデータをレジスタ
１２の内容により変化させる。即ち例えば“０“のテス
トデータを“１”に変え、その他の端子は１サイクル前
のテストデータのままで端子Ｆ−Ｇに送出する。
データを出力回路に送出する。出力回路１２は変化させ
るテストデータを保持しており、レジスタ１１に書込ま
れた端子番号に対応する端子のテストデータをレジスタ
１２の内容により変化させる。即ち例えば“０“のテス
トデータを“１”に変え、その他の端子は１サイクル前
のテストデータのままで端子Ｆ−Ｇに送出する。
このように動作するため、変化のある試験サイクルで、
変化のあった端子番号のみテストデータが変化し、その
他の端子は出力回路１５が保持する前と同一のテストデ
ータが送出される。
変化のあった端子番号のみテストデータが変化し、その
他の端子は出力回路１５が保持する前と同一のテストデ
ータが送出される。
以上説明した如く、本発明は最大端子数に対応し、必要
とするテストパターン数分の容量を持つバッファメモリ
の代わりに、テストデータの変化する端子番号とテスト
データを格納するレジスタと、試験サイクルの何番目に
変化するかを格納するレジスタを持つことで、少ない容
量で柔軟に各種の被試験論理回路の試験に対応し得る。
とするテストパターン数分の容量を持つバッファメモリ
の代わりに、テストデータの変化する端子番号とテスト
データを格納するレジスタと、試験サイクルの何番目に
変化するかを格納するレジスタを持つことで、少ない容
量で柔軟に各種の被試験論理回路の試験に対応し得る。
第１図は本発明の一実施例を示す回路のブロック図、
第２図は従来の試験機におけるバッファメモリを説明す
る図である。 図において １はバッファメモリ、 ２は被試験回路、３．８，９
，１１，１２．１３はレジスタ、４はマルチプレクサ、
５．１４は比較回路、６．７．１０はカウンタ、 １５は出力回路である。
る図である。 図において １はバッファメモリ、 ２は被試験回路、３．８，９
，１１，１２．１３はレジスタ、４はマルチプレクサ、
５．１４は比較回路、６．７．１０はカウンタ、 １５は出力回路である。
Claims (1)
- 試験機が被試験回路に送出するテストデータの１サイク
ル分を記憶する第１の記憶手段と、該第１の記憶手段の
内容と次のサイクル用のテストデータを比較する第１の
比較手段と、該第１の比較手段が送出する不一致信号に
より該当する試験端子番号と変化させるテストデータの
内容と何サイクル目に該当するかを夫々記憶する第２、
第３、第４の記憶手段と、該第４の記憶手段の内容を試
験時の試験サイクル数と比較する第２の比較手段とを設
け、テストデータを受領する場合、被試験回路により決
定される試験端子番号の内で、第１の比較手段により不
一致となった端子番号を第２の記憶手段に格納し、その
時の変化させるテストデータを第３の記憶手段に格納し
、その時の変化させるべきサイクル数を第４の記憶手段
に記憶させ、被試験回路を試験する場合、第２の比較回
路が一致信号を送出する迄同一のテストデータで試験を
行い、一致信号で第２と第３の記憶手段の内容によりテ
ストデータを変化させて試験することを特徴とする論理
回路機能試験機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175747A JPS6153579A (ja) | 1984-08-23 | 1984-08-23 | 論理回路機能試験機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175747A JPS6153579A (ja) | 1984-08-23 | 1984-08-23 | 論理回路機能試験機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153579A true JPS6153579A (ja) | 1986-03-17 |
Family
ID=16001542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175747A Pending JPS6153579A (ja) | 1984-08-23 | 1984-08-23 | 論理回路機能試験機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153579A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032579A (ja) * | 1989-05-30 | 1991-01-08 | Fujitsu Ltd | 圧縮データを用いた論理回路試験方法及びその装置 |
| JPH04361181A (ja) * | 1991-06-10 | 1992-12-14 | Mitsubishi Electric Corp | デバッグ仕様書及びテストプログラム作成仕様書の作成方法 |
| JPH06505105A (ja) * | 1990-12-06 | 1994-06-09 | テラダイン，インコーポレイテッド | 最小メモリインサーキットデジタルテスタ方法および装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110527U (ja) * | 1980-01-29 | 1981-08-26 | ||
| JPS5826128U (ja) * | 1981-08-14 | 1983-02-19 | 株式会社山武 | 照光式押ボタンスイツチ |
-
1984
- 1984-08-23 JP JP59175747A patent/JPS6153579A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110527U (ja) * | 1980-01-29 | 1981-08-26 | ||
| JPS5826128U (ja) * | 1981-08-14 | 1983-02-19 | 株式会社山武 | 照光式押ボタンスイツチ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032579A (ja) * | 1989-05-30 | 1991-01-08 | Fujitsu Ltd | 圧縮データを用いた論理回路試験方法及びその装置 |
| JPH06505105A (ja) * | 1990-12-06 | 1994-06-09 | テラダイン，インコーポレイテッド | 最小メモリインサーキットデジタルテスタ方法および装置 |
| JPH04361181A (ja) * | 1991-06-10 | 1992-12-14 | Mitsubishi Electric Corp | デバッグ仕様書及びテストプログラム作成仕様書の作成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1145852A (en) | Diagnostic circuitry in a data processor | |
| US5062109A (en) | Memory tester | |
| US3566093A (en) | Diagnostic method and implementation for data processors | |
| JP2591825B2 (ja) | 圧縮データを用いた論理回路試験方法及びその装置 | |
| JPS6153579A (ja) | 論理回路機能試験機 | |
| KR100276504B1 (ko) | 오류 데이터 저장 시스템 | |
| JP2007058450A (ja) | 半導体集積回路 | |
| TWI783898B (zh) | 測試電路與於記憶體傾印操作中讀取記憶體裝置之資料之方法 | |
| KR100247858B1 (ko) | 메모리 장치의 실패정보 저장회로 | |
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| JPH0289300A (ja) | 半導体メモリ素子 | |
| JPH0238879A (ja) | 論理回路 | |
| JPS5838879B2 (ja) | フエイルメモリ | |
| JPH0593764A (ja) | 論理回路の検査装置 | |
| JPH02216565A (ja) | メモリテスト回路 | |
| JPH01296355A (ja) | データ処理装置 | |
| JPH0221325A (ja) | 先入れ先出し記憶装置 | |
| JPS59178696A (ja) | メモリテスタ | |
| JPH0341374A (ja) | パターン発生装置 | |
| JPS60549A (ja) | メモリ試験方式 | |
| JPH03209699A (ja) | セルフチェック回路つきパターンメモリ回路 | |
| JPS59211123A (ja) | 半導体集積回路 | |
| JPH02296165A (ja) | Ｉｃデバイステスト装置 | |
| JPS617947A (ja) | 制御記憶装置 | |
| JPH01162947A (ja) | トレース制御装置 |