JPH0221325A - 先入れ先出し記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数のプロセッサ間あるいは複数のバス間で
行われるデータ転送の際にバッファメモリとして使用さ
れる先入れ先出し記憶装置に関するものである。

従来の技術 従来の技術による先入れ先出し記憶装置の構成図を第２
図に示す。２１０は、書き込みポートと読み出しポート
を有する２ポートの記憶要素である。２１１は、通常の
１づつ増加するカウンタから成る書き込みポインターで
あり、記憶要素２１０に対してデータを書き込む際の書
き込みアドレス２１３を出力している。２１２は、書き
込みポインター１１と同様のカウンターから成る読み出
しポインターであり、記憶要素２１０からデータを読み
出す際の読み出しアドレスを指定している。

書き込みポインター２１１は、記憶要素２１０に対して
書き込み動作が行われるたびにカウントアツプされ、次
にデータを書き込むべきアドレスをさし示している。ま
た、読み出しポインターにも同様に、読み出し動作が行
われるたびにポインター１２も同様に、読み出し動作が
行われるたびにカウントアツプされ、次に読み出すべき
データが格納されているアドレスをさし示している。し
たがって、読み出した後で、書き込みポインター２１１
と読み出しポインター２１２が一致した場合には、記憶
要素２１０には有効なデータが格納されていないＥＭＰ
ＴＹの状態、逆に、書き込んだ後で書き込みボイ、ンタ
ー２１１と読み出しポインターが一致した場合には１．
ｉａ憶要素２１０が有効なデータで満たされたＦＵＬＬ
状態ということになる。

以上のような構成により、先に書き込んだデーターから
順番に読み出すことが可能な先入れ先出し記憶装置が実
現されている。

発明が解決しようとする課題 しかしながら上記のような構成では、記憶要素２１０に
１ビツトでも不良のメモリセルが存在するとそのビット
を含むワードに格納されたデータは、そのデータの有効
性を保障できないことになり、すなわち先入れ先出し記
憶装置としての動作も保障できない。

本発明はかかる点に鑑み、記憶要素に不良のワードが存
在しても、そのワードを無視して、正常に動作する先入
れ先出し記憶装置を提供することを目的とする。

課題を解決するための手段 本発明は、書き込みポートと読み出しポートを有する２
ポートの記憶要素と書き込みアドレスを示す書き込みポ
インターと読み出しアドレスを示す読み出しポインター
から成る先入れ先出し記憶装置において、ｎビットのデ
ータ入力とｎビットのデータ出力とクロック入力とを持
つｎ個のＤフリップフロップと、前記ｎビットのデータ
出力を入力とし１加算して出力する第一の定数加算器と
、前ａｃｊ　ｎビットのデータ出力を入力とし２加算し
て出力する第二の定数加算器と、前記第一第二の定数加
算器の出力を入力としそのどちらか一方を選択して前記
ｎビットのデータ入力に出力する選択器と、前記選択器
の出力を制御する制御回路から成るカウンターを前記読
み出しポインター及び前記書き込みポインターとして用
いることを特徴とする先入れ先出し記憶装置である。

作　　　用 本発明は前記した構成により、制御回路からの信号に応
じて、書き込み及び読み出しポインターの任意の値を飛
び越してインクリメントできる。

したがって、記憶要素に不良ワードがあった場合にその
ワードを任意に指定することにより、そのワードだけを
無視して動作できる。

実　　施　　例 第１図は本発明の一実施例における先入れ先出。

し記憶装置の構成図を示すものである。簡単のため、こ
こでは記憶要素のワード数を８とし、書き込み及び読み
出しポインターを３ビツトとして説明する。１１０は書
き込みポートと読み出しポートとを有する２ポートの記
憶要素でありデータを８ワード記憶できる。データを書
き込む場合と読み出す場合のアドレスは、それぞれ独立
に、書き込みアドレス１２２読み出しアドレス１２３と
して与えられる。１１１は３ビツトのデータ入出力とク
ロック入力を持つＤフリッププロップ、１１２はＤフリ
ップフロップ１１１からの出力に対して１を加算する第
１の定数加算器、１１３はＤフリップフロップ１１１か
らの出力に対して２を加算する第２の定数加算器、１１
４は第１題２の定数加算器からの出力を制御入力に応じ
て選択し、Ｄフリップ７０ツブ１１１のデータ入力に出
力する選択器、１１６は外部から書き込み可能なラッチ
であり、外部から任意のアドレスデータを書き込むこと
ができる。１１５はラッチ１１６とペアになっており、
ラッチ１１６に書き込まれたアドレスデータとＤフリッ
プフロップ１１１の出力データとを比較して一致してい
る場合には一致検出信号を出力する。一致検出寝具の論
理和１１７をとったものが選択器１１４の制御入力とし
て入力され、一致検出信号が生成された場合には、選択
器１１４は第２の定数加算器からの出力を選択する。以
上のような構成を持つカウンターが、書き込みポインタ
ー及び読み出しポインターとして使用され、記憶要素１
１０に対してそれぞれ書き込みアドレスと読み出しアド
レスを出力する。

以上のように構成された本実施例の先入れ先出し装置の
動作について説明する。

まず、記憶要素１１０のテストを行う。書き込みポイン
タ１２０及び読み出しポインタ１２１を初期値、たとえ
ばＯにセットしてから書き込みを行う。この場合、記憶
要素１１０は８ワードであるので８回データを書（こと
で全ワードにデータが書けたことになる。その後、８回
データを読み出して書き込んだデータとの比較を行えば
、記憶要素が正しく動作しているかどうかのテストがで
きる。テストして記憶要素に問題がなければそのまま使
用できるが、問題がある場合、すなわち特定ワードのデ
ータが読み出せないような場合には次のような処理を行
う。まず、先はどと同じ（テストを行い、記憶要素の１
１０の何ワード目が動作不能かを調べる。これは、何回
目に読み出したデーターがおかしいのかということを調
べることで確認できる。例えば書き込みポインター１２
０及び読み出しポインター１２１の初期違０で８回の読
み出しを行ったうち４回目に読み出したデータがおかし
いとすると、４ワード目のデータ、すなわちポインター
の値としては３の値のときのワードに異常があるという
ことになる。異常のあるワードが確認できたら、そのワ
ードに対するポインタ値から１減じたアドレスデータを
ラッチ１１６に書き込む。ポインタ値が３の場合と６の
場合のワードに異状があったとするとラッチ１１６に２
と５というデータを書き込むことになる。これらの処理
を行うことで書き込みポインター及び読み出しポインタ
ーは次のようにカウントアツプする。すなわち、０から
１．２までは通常に１づつインクリメントされるが、ポ
インター値が２になった時点で、ラッチ１１６のデータ
とポインター位置が一致するため選択器１１７は、第２
の加算器１１３の出力を選択し、その結果ポインター値
は２から４への変化する。同様に５の次も７となるため
、０．１．２．４．５．７．０・・・・・・というよう
に、異状のあるワードを無視してカウントアツプできる
ことになる。

したがってポインターが異状のあるワードを指定しない
ため、記憶要素１１０に異状があるにもかかわらず、見
かけ上まった（正常に動作する先入れ先出し装置を提供
することが可能となる。

発明の詳細 な説明したように、本発明によれば、記憶要素に異状が
ある場合でも、その異状部分を無視して、正常動作を行
う先入れ先出し装置を実現することができ、その実用的
効果は大きい。

【図面の簡単な説明】

第１図は本発明における実施例の先入れ先出し記憶装置
の構成図、第２図は従来の先入れ先出し装置の構成図で
ある。 １１０・・・・・・記憶要素、１１１・・・・・・Ｄフ
リップ７０ツブ、１１２・・・・・・第１の定数加算器
、１１３・・・・・・第２の定数加算器、１１４・・・
・・・選択器、１１５・・・・・・コンパレーター　１
１６・・・・・・ラッチ、１２０・・・・・・書き込み
ポインター　１２１・・・・・・読み出しポインター

Claims (3)

【特許請求の範囲】
1. （１）書き込みポートと読み出しポートを有する２ポー
   トの記憶要素と書き込みアドレスを示す書き込みポイン
   ターと読み出しアドレスを示す読み出しポインターから
   成りｎビットのデータ入力とｎビットのデータ出力とク
   ロック入力とを持つｎ個のＤフリップフロップと、前記
   ｎビットのデータ出力を入力とし１加算して出力する第
   一の定数加算器と、前記ｎビットのデータ出力を入力と
   し２加算して出力する第二の定数加算器と、前記第一第
   二の定数加算器の出力を入力としそのどちらか一方を選
   択して前記ｎビットのデータ入力に出力する選択器と、
   前記選択器の出力を制御する制御回路から成るカウンタ
   ーを前記読み出しポインター及び前記書き込みポインタ
   ーとして用いることを特徴とする先入れ先出し記憶装置
   。
2. （２）制御回路として、ｎ個のＤフリップルロップから
   のｎビットのデータ出力とｎビットのアドレス入力との
   比較を行い一致を検出して一致検出信号を出力する一致
   検出回路をｍ個備え、ｍワードのアドレス入力に対する
   前記ｍ個の一致検出回路からの出力の論理和をとり、そ
   の結果によって選択器の出力を制御することを特徴とす
   る特許請求の範囲第１項記載の先入れ先出し記憶装置。
3. （３）外部からの書き込み可能なｎビットのラッチをｍ
   個備え、そのラッチに書き込まれたｍワードｎビットの
   データ出力をｍワードのアドレス入力とすることを特徴
   とする特許請求の範囲第１項記載の先入れ先出し記憶装
   置。