JPH0221325A - 先入れ先出し記憶装置 - Google Patents
先入れ先出し記憶装置Info
- Publication number
- JPH0221325A JPH0221325A JP63171259A JP17125988A JPH0221325A JP H0221325 A JPH0221325 A JP H0221325A JP 63171259 A JP63171259 A JP 63171259A JP 17125988 A JP17125988 A JP 17125988A JP H0221325 A JPH0221325 A JP H0221325A
- Authority
- JP
- Japan
- Prior art keywords
- pointer
- word
- read
- data
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 6
- 230000002159 abnormal effect Effects 0.000 abstract description 7
- 230000005856 abnormality Effects 0.000 abstract description 7
- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数のプロセッサ間あるいは複数のバス間で
行われるデータ転送の際にバッファメモリとして使用さ
れる先入れ先出し記憶装置に関するものである。
行われるデータ転送の際にバッファメモリとして使用さ
れる先入れ先出し記憶装置に関するものである。
従来の技術
従来の技術による先入れ先出し記憶装置の構成図を第2
図に示す。210は、書き込みポートと読み出しポート
を有する2ポートの記憶要素である。211は、通常の
1づつ増加するカウンタから成る書き込みポインターで
あり、記憶要素210に対してデータを書き込む際の書
き込みアドレス213を出力している。212は、書き
込みポインター11と同様のカウンターから成る読み出
しポインターであり、記憶要素210からデータを読み
出す際の読み出しアドレスを指定している。
図に示す。210は、書き込みポートと読み出しポート
を有する2ポートの記憶要素である。211は、通常の
1づつ増加するカウンタから成る書き込みポインターで
あり、記憶要素210に対してデータを書き込む際の書
き込みアドレス213を出力している。212は、書き
込みポインター11と同様のカウンターから成る読み出
しポインターであり、記憶要素210からデータを読み
出す際の読み出しアドレスを指定している。
書き込みポインター211は、記憶要素210に対して
書き込み動作が行われるたびにカウントアツプされ、次
にデータを書き込むべきアドレスをさし示している。ま
た、読み出しポインターにも同様に、読み出し動作が行
われるたびにポインター12も同様に、読み出し動作が
行われるたびにカウントアツプされ、次に読み出すべき
データが格納されているアドレスをさし示している。し
たがって、読み出した後で、書き込みポインター211
と読み出しポインター212が一致した場合には、記憶
要素210には有効なデータが格納されていないEMP
TYの状態、逆に、書き込んだ後で書き込みボイ、ンタ
ー211と読み出しポインターが一致した場合には1.
ia憶要素210が有効なデータで満たされたFULL
状態ということになる。
書き込み動作が行われるたびにカウントアツプされ、次
にデータを書き込むべきアドレスをさし示している。ま
た、読み出しポインターにも同様に、読み出し動作が行
われるたびにポインター12も同様に、読み出し動作が
行われるたびにカウントアツプされ、次に読み出すべき
データが格納されているアドレスをさし示している。し
たがって、読み出した後で、書き込みポインター211
と読み出しポインター212が一致した場合には、記憶
要素210には有効なデータが格納されていないEMP
TYの状態、逆に、書き込んだ後で書き込みボイ、ンタ
ー211と読み出しポインターが一致した場合には1.
ia憶要素210が有効なデータで満たされたFULL
状態ということになる。
以上のような構成により、先に書き込んだデーターから
順番に読み出すことが可能な先入れ先出し記憶装置が実
現されている。
順番に読み出すことが可能な先入れ先出し記憶装置が実
現されている。
発明が解決しようとする課題
しかしながら上記のような構成では、記憶要素210に
1ビツトでも不良のメモリセルが存在するとそのビット
を含むワードに格納されたデータは、そのデータの有効
性を保障できないことになり、すなわち先入れ先出し記
憶装置としての動作も保障できない。
1ビツトでも不良のメモリセルが存在するとそのビット
を含むワードに格納されたデータは、そのデータの有効
性を保障できないことになり、すなわち先入れ先出し記
憶装置としての動作も保障できない。
本発明はかかる点に鑑み、記憶要素に不良のワードが存
在しても、そのワードを無視して、正常に動作する先入
れ先出し記憶装置を提供することを目的とする。
在しても、そのワードを無視して、正常に動作する先入
れ先出し記憶装置を提供することを目的とする。
課題を解決するための手段
本発明は、書き込みポートと読み出しポートを有する2
ポートの記憶要素と書き込みアドレスを示す書き込みポ
インターと読み出しアドレスを示す読み出しポインター
から成る先入れ先出し記憶装置において、nビットのデ
ータ入力とnビットのデータ出力とクロック入力とを持
つn個のDフリップフロップと、前記nビットのデータ
出力を入力とし1加算して出力する第一の定数加算器と
、前acj nビットのデータ出力を入力とし2加算し
て出力する第二の定数加算器と、前記第一第二の定数加
算器の出力を入力としそのどちらか一方を選択して前記
nビットのデータ入力に出力する選択器と、前記選択器
の出力を制御する制御回路から成るカウンターを前記読
み出しポインター及び前記書き込みポインターとして用
いることを特徴とする先入れ先出し記憶装置である。
ポートの記憶要素と書き込みアドレスを示す書き込みポ
インターと読み出しアドレスを示す読み出しポインター
から成る先入れ先出し記憶装置において、nビットのデ
ータ入力とnビットのデータ出力とクロック入力とを持
つn個のDフリップフロップと、前記nビットのデータ
出力を入力とし1加算して出力する第一の定数加算器と
、前acj nビットのデータ出力を入力とし2加算し
て出力する第二の定数加算器と、前記第一第二の定数加
算器の出力を入力としそのどちらか一方を選択して前記
nビットのデータ入力に出力する選択器と、前記選択器
の出力を制御する制御回路から成るカウンターを前記読
み出しポインター及び前記書き込みポインターとして用
いることを特徴とする先入れ先出し記憶装置である。
作 用
本発明は前記した構成により、制御回路からの信号に応
じて、書き込み及び読み出しポインターの任意の値を飛
び越してインクリメントできる。
じて、書き込み及び読み出しポインターの任意の値を飛
び越してインクリメントできる。
したがって、記憶要素に不良ワードがあった場合にその
ワードを任意に指定することにより、そのワードだけを
無視して動作できる。
ワードを任意に指定することにより、そのワードだけを
無視して動作できる。
実 施 例
第1図は本発明の一実施例における先入れ先出。
し記憶装置の構成図を示すものである。簡単のため、こ
こでは記憶要素のワード数を8とし、書き込み及び読み
出しポインターを3ビツトとして説明する。110は書
き込みポートと読み出しポートとを有する2ポートの記
憶要素でありデータを8ワード記憶できる。データを書
き込む場合と読み出す場合のアドレスは、それぞれ独立
に、書き込みアドレス122読み出しアドレス123と
して与えられる。111は3ビツトのデータ入出力とク
ロック入力を持つDフリッププロップ、112はDフリ
ップフロップ111からの出力に対して1を加算する第
1の定数加算器、113はDフリップフロップ111か
らの出力に対して2を加算する第2の定数加算器、11
4は第1題2の定数加算器からの出力を制御入力に応じ
て選択し、Dフリップ70ツブ111のデータ入力に出
力する選択器、116は外部から書き込み可能なラッチ
であり、外部から任意のアドレスデータを書き込むこと
ができる。115はラッチ116とペアになっており、
ラッチ116に書き込まれたアドレスデータとDフリッ
プフロップ111の出力データとを比較して一致してい
る場合には一致検出信号を出力する。一致検出寝具の論
理和117をとったものが選択器114の制御入力とし
て入力され、一致検出信号が生成された場合には、選択
器114は第2の定数加算器からの出力を選択する。以
上のような構成を持つカウンターが、書き込みポインタ
ー及び読み出しポインターとして使用され、記憶要素1
10に対してそれぞれ書き込みアドレスと読み出しアド
レスを出力する。
こでは記憶要素のワード数を8とし、書き込み及び読み
出しポインターを3ビツトとして説明する。110は書
き込みポートと読み出しポートとを有する2ポートの記
憶要素でありデータを8ワード記憶できる。データを書
き込む場合と読み出す場合のアドレスは、それぞれ独立
に、書き込みアドレス122読み出しアドレス123と
して与えられる。111は3ビツトのデータ入出力とク
ロック入力を持つDフリッププロップ、112はDフリ
ップフロップ111からの出力に対して1を加算する第
1の定数加算器、113はDフリップフロップ111か
らの出力に対して2を加算する第2の定数加算器、11
4は第1題2の定数加算器からの出力を制御入力に応じ
て選択し、Dフリップ70ツブ111のデータ入力に出
力する選択器、116は外部から書き込み可能なラッチ
であり、外部から任意のアドレスデータを書き込むこと
ができる。115はラッチ116とペアになっており、
ラッチ116に書き込まれたアドレスデータとDフリッ
プフロップ111の出力データとを比較して一致してい
る場合には一致検出信号を出力する。一致検出寝具の論
理和117をとったものが選択器114の制御入力とし
て入力され、一致検出信号が生成された場合には、選択
器114は第2の定数加算器からの出力を選択する。以
上のような構成を持つカウンターが、書き込みポインタ
ー及び読み出しポインターとして使用され、記憶要素1
10に対してそれぞれ書き込みアドレスと読み出しアド
レスを出力する。
以上のように構成された本実施例の先入れ先出し装置の
動作について説明する。
動作について説明する。
まず、記憶要素110のテストを行う。書き込みポイン
タ120及び読み出しポインタ121を初期値、たとえ
ばOにセットしてから書き込みを行う。この場合、記憶
要素110は8ワードであるので8回データを書(こと
で全ワードにデータが書けたことになる。その後、8回
データを読み出して書き込んだデータとの比較を行えば
、記憶要素が正しく動作しているかどうかのテストがで
きる。テストして記憶要素に問題がなければそのまま使
用できるが、問題がある場合、すなわち特定ワードのデ
ータが読み出せないような場合には次のような処理を行
う。まず、先はどと同じ(テストを行い、記憶要素の1
10の何ワード目が動作不能かを調べる。これは、何回
目に読み出したデーターがおかしいのかということを調
べることで確認できる。例えば書き込みポインター12
0及び読み出しポインター121の初期違0で8回の読
み出しを行ったうち4回目に読み出したデータがおかし
いとすると、4ワード目のデータ、すなわちポインター
の値としては3の値のときのワードに異常があるという
ことになる。異常のあるワードが確認できたら、そのワ
ードに対するポインタ値から1減じたアドレスデータを
ラッチ116に書き込む。ポインタ値が3の場合と6の
場合のワードに異状があったとするとラッチ116に2
と5というデータを書き込むことになる。これらの処理
を行うことで書き込みポインター及び読み出しポインタ
ーは次のようにカウントアツプする。すなわち、0から
1.2までは通常に1づつインクリメントされるが、ポ
インター値が2になった時点で、ラッチ116のデータ
とポインター位置が一致するため選択器117は、第2
の加算器113の出力を選択し、その結果ポインター値
は2から4への変化する。同様に5の次も7となるため
、0.1.2.4.5.7.0・・・・・・というよう
に、異状のあるワードを無視してカウントアツプできる
ことになる。
タ120及び読み出しポインタ121を初期値、たとえ
ばOにセットしてから書き込みを行う。この場合、記憶
要素110は8ワードであるので8回データを書(こと
で全ワードにデータが書けたことになる。その後、8回
データを読み出して書き込んだデータとの比較を行えば
、記憶要素が正しく動作しているかどうかのテストがで
きる。テストして記憶要素に問題がなければそのまま使
用できるが、問題がある場合、すなわち特定ワードのデ
ータが読み出せないような場合には次のような処理を行
う。まず、先はどと同じ(テストを行い、記憶要素の1
10の何ワード目が動作不能かを調べる。これは、何回
目に読み出したデーターがおかしいのかということを調
べることで確認できる。例えば書き込みポインター12
0及び読み出しポインター121の初期違0で8回の読
み出しを行ったうち4回目に読み出したデータがおかし
いとすると、4ワード目のデータ、すなわちポインター
の値としては3の値のときのワードに異常があるという
ことになる。異常のあるワードが確認できたら、そのワ
ードに対するポインタ値から1減じたアドレスデータを
ラッチ116に書き込む。ポインタ値が3の場合と6の
場合のワードに異状があったとするとラッチ116に2
と5というデータを書き込むことになる。これらの処理
を行うことで書き込みポインター及び読み出しポインタ
ーは次のようにカウントアツプする。すなわち、0から
1.2までは通常に1づつインクリメントされるが、ポ
インター値が2になった時点で、ラッチ116のデータ
とポインター位置が一致するため選択器117は、第2
の加算器113の出力を選択し、その結果ポインター値
は2から4への変化する。同様に5の次も7となるため
、0.1.2.4.5.7.0・・・・・・というよう
に、異状のあるワードを無視してカウントアツプできる
ことになる。
したがってポインターが異状のあるワードを指定しない
ため、記憶要素110に異状があるにもかかわらず、見
かけ上まった(正常に動作する先入れ先出し装置を提供
することが可能となる。
ため、記憶要素110に異状があるにもかかわらず、見
かけ上まった(正常に動作する先入れ先出し装置を提供
することが可能となる。
発明の詳細
な説明したように、本発明によれば、記憶要素に異状が
ある場合でも、その異状部分を無視して、正常動作を行
う先入れ先出し装置を実現することができ、その実用的
効果は大きい。
ある場合でも、その異状部分を無視して、正常動作を行
う先入れ先出し装置を実現することができ、その実用的
効果は大きい。
第1図は本発明における実施例の先入れ先出し記憶装置
の構成図、第2図は従来の先入れ先出し装置の構成図で
ある。 110・・・・・・記憶要素、111・・・・・・Dフ
リップ70ツブ、112・・・・・・第1の定数加算器
、113・・・・・・第2の定数加算器、114・・・
・・・選択器、115・・・・・・コンパレーター 1
16・・・・・・ラッチ、120・・・・・・書き込み
ポインター 121・・・・・・読み出しポインター
の構成図、第2図は従来の先入れ先出し装置の構成図で
ある。 110・・・・・・記憶要素、111・・・・・・Dフ
リップ70ツブ、112・・・・・・第1の定数加算器
、113・・・・・・第2の定数加算器、114・・・
・・・選択器、115・・・・・・コンパレーター 1
16・・・・・・ラッチ、120・・・・・・書き込み
ポインター 121・・・・・・読み出しポインター
Claims (3)
- (1)書き込みポートと読み出しポートを有する2ポー
トの記憶要素と書き込みアドレスを示す書き込みポイン
ターと読み出しアドレスを示す読み出しポインターから
成りnビットのデータ入力とnビットのデータ出力とク
ロック入力とを持つn個のDフリップフロップと、前記
nビットのデータ出力を入力とし1加算して出力する第
一の定数加算器と、前記nビットのデータ出力を入力と
し2加算して出力する第二の定数加算器と、前記第一第
二の定数加算器の出力を入力としそのどちらか一方を選
択して前記nビットのデータ入力に出力する選択器と、
前記選択器の出力を制御する制御回路から成るカウンタ
ーを前記読み出しポインター及び前記書き込みポインタ
ーとして用いることを特徴とする先入れ先出し記憶装置
。 - (2)制御回路として、n個のDフリップルロップから
のnビットのデータ出力とnビットのアドレス入力との
比較を行い一致を検出して一致検出信号を出力する一致
検出回路をm個備え、mワードのアドレス入力に対する
前記m個の一致検出回路からの出力の論理和をとり、そ
の結果によって選択器の出力を制御することを特徴とす
る特許請求の範囲第1項記載の先入れ先出し記憶装置。 - (3)外部からの書き込み可能なnビットのラッチをm
個備え、そのラッチに書き込まれたmワードnビットの
データ出力をmワードのアドレス入力とすることを特徴
とする特許請求の範囲第1項記載の先入れ先出し記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63171259A JPH0221325A (ja) | 1988-07-08 | 1988-07-08 | 先入れ先出し記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63171259A JPH0221325A (ja) | 1988-07-08 | 1988-07-08 | 先入れ先出し記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0221325A true JPH0221325A (ja) | 1990-01-24 |
Family
ID=15920008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63171259A Pending JPH0221325A (ja) | 1988-07-08 | 1988-07-08 | 先入れ先出し記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0221325A (ja) |
-
1988
- 1988-07-08 JP JP63171259A patent/JPH0221325A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS62269076A (ja) | 半導体メモリ試験装置 | |
US6161206A (en) | Pattern generator for a semiconductor integrated circuit tester | |
JPS63200249A (ja) | 情報処理装置 | |
KR100276504B1 (ko) | 오류 데이터 저장 시스템 | |
JPH0221325A (ja) | 先入れ先出し記憶装置 | |
JPH0512900A (ja) | テスト機能を有する半導体記憶装置及びそのテスト方法 | |
JPS5840772B2 (ja) | デ−タ比較一致表示方式 | |
JPS6153579A (ja) | 論理回路機能試験機 | |
EP0840329B1 (en) | Method and apparatus for testing counter and serial access memory containing it | |
KR0129918Y1 (ko) | 셀프 테스트 기능을 갖는 메모리장치 | |
JPH05107314A (ja) | Ic試験装置 | |
JPS62257543A (ja) | マイクロプログラム活性化状態検査回路 | |
JPS5838879B2 (ja) | フエイルメモリ | |
JPH02216565A (ja) | メモリテスト回路 | |
JPS62151763A (ja) | ロジック・アナライザ | |
JPH03119449A (ja) | 計算装置 | |
JPH02151940A (ja) | トレースメモリ方式 | |
JPH01302450A (ja) | 記憶装置故障検出方式 | |
JP2001318123A (ja) | フェイルデータログ書込み回路 | |
JPS6180600A (ja) | メモリの試験方法 | |
JPS6236578B2 (ja) | ||
JPH0215090B2 (ja) | ||
JPH01296355A (ja) | データ処理装置 | |
JPS62272164A (ja) | 半導体メモリ試験装置 | |
JPH0218647A (ja) | キャシュメモリテスト方法 |