JPH03119449A

JPH03119449A - 計算装置

Info

Publication number: JPH03119449A
Application number: JP1258209A
Authority: JP
Inventors: Hiroyuki Kubo; 裕之久保
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1989-10-03
Filing date: 1989-10-03
Publication date: 1991-05-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、計算装置における状態の検出および設定可能
な回路の制御方法に関する。

［従来の技術］中央処理装置は、外部回路の状態フラグを読み取り、こ
のフラグに基づいて制御命令の実行、外部回路に対する
制御などを行っている。

これらの処理は、１、中央処理装置は、プログラムにより外部回路からの
状態フラグを読み取る。

２、中央処理装置は制御命令の処理内容を決定する。

３、外部回路に対して何らかの制御を行う。

という一連の動作を行わなければならない。

〔発明が解決しようとする課題〕

前記処理によれば、外部回路の状態読み取り、制御命令
の処理内容決定、外部回路に対する制御と、３つのステ
ップを踏まなければならなく、■、制御命令の容量の増
加２、制御命令の処理スピード低下３、制御命令の解読性の低下の不具合を発生する。

もし、外部回路がその回路の状態により、−意に決定さ
れ、かつ、中央処理装置によりこの制御がなされる必要
であるならば、中央処理装置は一つの命令を実行するの
みで、前記一連の処理を自動的に行ってしまうものであ
る。

本発明の目的とするところは、従来３つのステップにて
行っていた動作を１つのステップで達成することを可能
にし、ソフトウェアによる負荷を軽減することにある。

［課題を解決するための手段］本発明の計算装置は、ａ）制御命令を格納した記憶装置と、Ｃ）前記プログラムカウンタを制御し、プログラムカウ
ンタにより指定された記憶装置内の制御命令の動作を行
う中央処理装置と、ｄ）前記中央処理装置は、一つの制御命令により、外部
回路状態の検出および、外部回路状態の設定可能な外部
回路を有することを特徴とする。

［作　用１中央処理装置は、プラグラムカウンタを制御し、記憶装
置の特定の位置アドレスを指定する。

これにより、記憶装置は指定された特定の位置アドレス
に格納された制御命令を出力し、中央処理装置は、この
一つの命令により外部回路から読み出し、判断、書き込
みの一連の処理を行う。

［実　施　例］第１図は、本発明の構成を示すブロック図である。１１
は記憶装置を示し、本システムを制御するプログラム群
が格納されている。１２はプログラムカウンタを示し、
１１の記憶装置に対して、特定の位置アドレスを指定す
るようになっている。１３は中央処理装置であり、１２
のプログラムカウンタを制御することによって、１１の
記憶装置に対して特定の位置アドレスを指定し、この指
定された位置アドレスに格納されたプログラムを取り込
むことにより、中央処理装置の動作を決定する。

１４は外部回路であり、前記１３の中央処理装置により
、外部回路の状態読み出し、状態の検出、外部回路の初
期化が１１の記憶装置に格納された１つの制御命令でで
きるようになっている。

第２図は、本発明をタイマ回路に応用した場合を示すブ
ロック図である。

この外部回路は、２３の発振回路から安定した発振が得
られるようになっており、２２のカウント回路は、この
発振をカウントすることによってタイマとして動作する
ようになっている。

さらに１３の中央処理装置は、２２のタイマの値を２１
のデータバスを通じて読み取ることが可能であり時間の
計測に用いることができる。

また、２４はオーバーフロー検出回路であり、１３の中
央処理装置により、２２のカウンタのオーバーフローの
検出、および、この回路のリセットが可能である。

このオーバーフローの検出は、中央処理装置からの読み
取り動作を行うことにより達成され、オバーフローのリ
セットは、中実装置からの書き込み動作を行うことによ
り達成される。この一連の処理は、第１図１１の記憶装
置に格納された一つの命令にて行うことが可能である。

第３図は、本発明をタイマ回路に応用した場合を示す回
路図である。

３１のＣＬＫ端子からは、常に安定した発振信号が入力
されており、３２のタイマスタート、ストップ制御回路
は中央処理装置から出力されるＷ４００信号および３４
のデータバスＤ３の信号により、３３のカウント回路へ
発振信号を供給するか否かを決定する。また、３３のタ
イマのスタートを開始する直前に３７のＡＮＤゲートに
より３３のタイマをリセットするようになっている。

３３のタイマにてカウントされたデータは、中央処理装
置からのＲ２Ｏ３信号により、３４のデータバスへカウ
ントデータが出力され、中央処理装置にこの結果が読み
取られる。

３３のタイマがカウントしきれなくなり、オーバーフロ
ーを起こすと、３５のラッチ回路にこのオーバーフロー
状態が記憶される。この状態は、中央処理装置からのＲ
２Ｏ３信号、および、３４のデータバスＤ３から中央処
理装置に読み取ることが可能であり、また、中央処理装
置からのＷ４０２信号、および３４のデータバスＤ３に
より、オーバーフロー状態からリセットをかけることが
可能である。

本中央処理装置は、記憶装置に格納された制御命令によ
り動作するようになっており、基本的に４つのクロック
信号により、命令が実行される。

制御命令には、外部回路からのデータ読み取り命令、外
部回路への書き出し命令、および、読み取りデータと、
記・聞装置に格納されたデータとの論理演算などを行い
、同一アドレス上に演算結果を書き込むことが可能であ
る。

ここでは外部回路からの読み取りデータと、記憶装置に
格納されたデータとの論理和をとり、この論理和をとっ
た結果を１つの命令で、外部回路に書き出すことが可能
である。

中央処理装置と外部回路のインターフェイスはメモリマ
ツブトＩ１０方式を使用し、中央処理装置内のインデッ
クスレジスタに設定されたアドレス空間に対して書き込
み、読み取りを行うようになっている。

インデックスレジスタに設定されたアドレスはデコード
され、書き込み、読み出しにともなって各アドレス毎に
あるライト端子とリード端子がそれぞれアクティブとな
る。

また、これと同タイミング時に、書き込みである場合は
、中央処理装置からデータバスに書き込みデータが乗り
、読み出しである場合は、外部回路により、データバス
に乗せられたデータを中央処理装置が読み取る。

さらに、中央処理装置は、論理演算を行った結果を判断
することができ、結果が０である場合、Ｚグラブが１に
、その他である場合、Ｚフラグが０となって中央処理装
置はこれを直接判断することができる。

第４図は、第３図の回路動作を示したタイミングチャー
トである。本タイミングチャートを基に第３図の回路動
作を説明する。

ＣＬＫはクロックであり、本回路の基本動作クロックと
なる。

ＳＲはシステムリセットであり、本システムの全回路が
初期化される。

Ｗ２Ｏ３，Ｗ２Ｏ３は、それぞれ中央処理装置によりア
ドレス４００Ｈ１４０２Ｈに対して書き込みを行った場
合にＬｏｗレベルになり、Ｒ４０２はアドレス４０２Ｈ
から読み取りを行った場合にＬｏｗレベルになる。

中央処理装置は、アドレス４００Ｈに対して、データ１
０００Ｂ　（８）を書き込む、Ｗ４００８信号がアクテ
ィブ（Ｌ　ｏ　ｗ）になると同時にデータバスにデータ
１００ＯＢ　（８）が乗る。ここでデータバスＤ３のデ
ータ１（Ｈｉｇｈ）は、第３図３２のフリップフロップ
に保持され、３２のフリップフロップのＱ出力はＨｉｇ
ｈとなる。

また、これと同時に３７のＡＮＤゲートは、データバス
に乗っているデータ１（Ｈｉｇｈ）と、アドレス４００
Ｈに書き込んだというＷ４００信号の入力により、アク
ティブとなり、３３のカウンタ回路をリセットする。

その後、前記３２のフリップフロップのＱ出力は３６の
ＡＮＤゲートを開き、３３のカウンタにカウントデータ
が供給される。

中央処理装置は、必要に応してＲ４０１信号を制御し、
３３のカウント（タイマ）のデータを読み出すことが可
能である。

３３のカウント回路かいばいになった場合、３５のフリ
ップフロップのＱ出力は、Ｈｉｇｈとなり、アドレス４
０２Ｈを読み取って、Ｒ４０２端子をＬｏｗにすること
により、データバスＤ３を通してオーバーフロー状態を
検出することができる。

また、同一アドレス４０２Ｈにデータを書き込むことに
より、３５のフリップフロップ回路は、その書き込みデ
ータのＤ３が１（Ｈｉｇｌｌ）である場合に限って、リ
セットされる。書き込みデータのＤ３がＯ（Ｌｏｗ）で
ある場合は何も変化はない。

以上の動作を応用し、本中央処理装置は、同一アドレス
に対しては、読み取り、書き込み動作が１つの命令で実
行できるという点から、３５のフリップフロップのＱ出
カが１である場合、その４０２Ｈの読み取りデータをそ
のまま３５のフリップフロップにリセット信号として書
き込むことができ、３５のフリップフロップのＱ出カが
０である場合、その読み取りデータをそのままアドレス
４０２Ｈに書き込んでも、３５のフリップフロップはリ
セットされず、読み取ったデータをそのまま同一アドレ
スへ書き込むだけで、オーバーフローの判断とリセット
が１つの命令で行うことができる。

また、同一アドレスに対して、記憶装置に格納されてい
るデータと、アドレスから読み出したデータとの論理和
を行い、その結果を同一アドレス上へ書き込むことがで
きるという点から、オーバーフローの検出は、検出する
ビットとの論理和を行った結果が０か否かのＺフラグに
て直接判断でき、更に論理和を行うだけで、オーバーフ
ローのリセットも行うことができる。

Ｃ発明の効果］以上のように本発明によれば、中央処理装置が既にもっ
ている、記憶装置に格納された制御命令により、中央処
理装置とその他外部回路間のデータ転送のみで結合する
のではなく、機能的に結合することにより、ソフトウェ
アの開発時間、開発コストを下げ開発効率を向上させる
ことができる、特に記憶装置の容量が限られたシステム
にあっては、制御命令数および制御の処理時間が減少す
るため、より多（の処理を同一システムに実現させるこ
とが可能である。

【図面の簡単な説明】

第１図は、本発明の構成を示したブロック図である。第２図は、本発明をタイマ回路に応用した場合を示すブ
ロック図である。第３図は、本発明をタイマ回路に応用した場合を示す回
路図である。第４図は、第３図の回路動作を示すタイミングチャート
である。１１１・・・・・・・・・記憶装置１２・・・・・・・・・プログラムカウンタ１３・・・
・・・・・・中央処理装置１４・・・・・・・・・外部回路２１・・・・・・・・・データバス２２・・・・・・・・・カウント回路２３・・・・・・・・・発振回路２４・・・・・・・・・ラッチ回路３１・・・・・・・・・クロック入力端子３２．３５・
　・　・・・・Ｄフリップフロップ３３・・・・・・・
・・カウンタ３４・・・・・・・・・データバス３６．３７．３８・・・ＡＮＤ回路３９．４０・・・・・・ＯＲ回路　２以上

Claims

【特許請求の範囲】ａ）制御命令を格納した記憶装置と、ｂ）前記記憶装置に格納された制御命令の位置を指定す
るプログラムカウンタと、ｃ）前記プログラムカウンタを制御し、プログラムカウ
ンタにより指定された記憶装置内の制御命令の動作を行
う中央処理装置と、ｄ）前記中央処理装置は、一つの制御命令により、外部
回路状態の検出および、外部回路状態の設定可能な外部
回路を有することを特徴とする計算装置。