JP2665173B2 - プロセッサトラップ回路 - Google Patents

プロセッサトラップ回路

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JP2665173B2
JP2665173B2 JP6316721A JP31672194A JP2665173B2 JP 2665173 B2 JP2665173 B2 JP 2665173B2 JP 6316721 A JP6316721 A JP 6316721A JP 31672194 A JP31672194 A JP 31672194A JP 2665173 B2 JP2665173 B2 JP 2665173B2
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孝志 加納
亮 後藤
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はプロセッサトラップ回路
に関し、特にプロセッサバスを介して命令を格納した主
メモリに接続され命令取出しアドレスを指定した命令取
出し要求及び当該アドレスから取出された命令の実行を
順次繰返すプロセッサを監視し、あらかじめトラップア
ドレスとして指定されたアドレスに対する命令取出し要
求時に前記プロセッサを停止させるプロセッサトラップ
回路に関する。
【0002】
【従来の技術】従来、プロセッサのトラップ制御を行う
場合、トラップ指定のある主メモリのアドレスがアクセ
スされたことを検出すると、プロセッサに対して割込み
あるいはストップ信号を送出することによりプロセッサ
をストップさせる方式がある。また、休止命令の実行に
よりプロセッサをストップさせる方式がある(例えば、
特開昭62―40551号公報参照)。この方式では主
メモリのトラップアドレスの命令を休止命令の格納され
た特定のアドレスへのジャンプ命令に書換えておき、プ
ロセッサがトラップアドレスにアクセスすると休止命令
格納アドレスへジャンプし休止命令を実行してストップ
することによりトラップ機能を実現している。
【0003】
【発明が解決しようとする課題】従来のトラップアドレ
スへのアクセス検出時にプロセッサに対して割込みある
いはストップ信号を送出する方式では、各部回路の動作
や信号伝達に時間がかかるため、プロセッサが高速で動
作するものであれば後続する命令の取出しに移りトラッ
プをかけたアドレスからずれて割込みあるいはストップ
が発生するという問題がある。また、休止命令格納アド
レスへジャンプする方式でもやはりトラップアドレスで
プロセッサがストップしないという問題がある。
【0004】したがって本発明の目的は、プロセッサを
指定したトラップアドレスで正確にストップさせること
ができるプロセッサトラップ回路を提供することにあ
る。
【0005】
【課題を解決するための手段】本発明は、プロセッサバ
スを介して命令を格納した主メモリに接続され命令取出
しアドレスを指定した命令取出し要求及び当該アドレス
から取出された命令の実行を順次繰返すプロセッサを監
視し、あらかじめトラップアドレスとして指定されたア
ドレスに対する命令取出し要求時に前記プロセッサを停
止させるプロセッサトラップ回路において、自アドレス
・ジャンプ命令を格納した書換え命令記憶手段と、前記
トラップアドレスと当該トラップアドレスに対応する前
記主メモリ内の命令とを記憶するトラップ記憶手段と、
前記トラップアドレスの入力を受付け前記トラップ記憶
手段に格納するトラップ設定手段と、前記トラップ記憶
手段に格納されたトラップアドレスと前記プロセッサに
より前記プロセッサバスに送出された命令取出しアドレ
スとを比較し一致を検出するとアドレス一致信号を出力
するアドレス比較手段と、前記プロセッサバスに接続さ
れ前記プロセッサ及び前記主メモリに対する動作監視,
制御を行い、前記トラップ設定手段による前記トラップ
記憶手段へのトラップアドレスの格納を検出すると前記
主メモリの当該トラップアドレスから命令を読出し前記
トラップ記憶手段に格納するとともに前記書換え命令記
憶手段内の前記自アドレス・ジャンプ命令で当該トラッ
プアドレスを書換え、前記アドレス一致信号を検出する
と前記プロセッサにストップ信号を出力し、前記ストッ
プ信号による前記プロセッサの停止を検出すると前記主
メモリの前記トラップアドレスを前記トラップ記憶手段
に格納しておいた命令で書き戻すプロセッサバス制御手
段とを備える。
【0006】
【実施例】次に、本発明について図面を参照して説明す
る。
【0007】図1は本発明の一実施例を示すブロック図
である。プログラム(命令及びデータ)を格納した主メ
モリ10と、アドレス信号線,データ信号線,リード・
ライト信号線,ストローブ信号線,プロセッサ30を停
止させるためのストップ信号線,プロセッサ30の状態
を示すプロセッサステータス信号線等から成るプロセッ
サバス20と、プロセッサ30に対しプロセッサバス2
0の使用許可を求めるプロセッサバスリクエスト信号線
28と、プロセッサ30からプロセッサバス20の使用
許可を通知するプロセッサバスアクノリッジ信号線29
と、プロセッサバス20を介して主メモリ10と接続さ
れアドレスを指定して命令を取出し実行するプロセッサ
30と、図示していない周辺装置とによりプログラム制
御のシステムを構成しており、プロセッサ30の動作を
監視しトラップアドレスとして指定した主メモリ10の
アドレスへの命令取出しアクセスを検出するとプロセッ
サ30を停止させるためのトラップ回路40がプロセッ
サバス20に接続されている。また、プロセッサ30の
起動,停止を制御し、プロセッサ30の停止後にプロセ
ッサ30内の各種レジスタ情報や主メモリ10内の情報
を得るためのシステムコンソール50がプロセッサバス
20に接続されている。
【0008】本実施例のトラップ回路40は、プロセッ
サバス20,プロセッサバスリクエスト信号線28,及
びプロセッサバスアクノリッジ信号線29とインタフェ
ースしプロセッサ30及び主メモリ10に対する動作監
視,制御を行うプロセッサバス制御部41と、自アドレ
ス・ジャンプ命令(I0)を格納した書換え命令記憶部
42と、トラップアドレスと当該トラップアドレスに対
応する主メモリ10内の命令とを複数組分記憶しトラッ
プアドレスの設定時にトラップ設定信号TSを出力する
トラップ記憶部43と、外部からのトラップアドレスの
入力を受付けトラップ記憶部43に格納するコンソール
44と、トラップ記憶部43に格納されたトラップアド
レスとプロセッサバス制御部41を通したプロセッサ2
0上の命令取出しアドレスとを比較し一致を検出すると
アドレス一致信号AMを出力するアドレス比較部45と
を有している。また、プロセッサバス制御部41は、プ
ロセッサバス20,プロセッサバスリクエスト信号線2
8,及びプロセッサバスアクノリッジ信号線29とのイ
ンタフェースを司どりプロセッサバス制御部41内他回
路及びアドレス比較部45との間の情報転送を媒介する
バスインタフェース回路411と、主メモリ10,書換
え命令記憶部42,及びトラップ記憶部43に対する命
令の読出し,転送,及び書込みを行うためのメモリの読
出し・書込みアドレスを格納するアドレス設定回路41
2,メモリの読出し・書込みの区別を指定するリード・
ライト設定回路413,及びメモリの読出し・書込みデ
ータ(命令)を格納する入出力回路414と、トラップ
記憶部43からのトラップ設定信号TSを検出するとア
ドレス設定回路412,リード・ライト設定回路41
3,及びデータ入出力回路414の動作制御を行うトラ
ップ設定検出回路415と、アドレス比較部45からの
アドレス一致信号AMを検出するとストップ検出回路4
17からのストップ信号出力解除信号SPRを受信する
までプロセッサ30にストップ信号を出力するストップ
信号出力回路416と、そのストップ信号によるプロセ
ッサ30の停止を検出するとストップ信号出力解除信号
SPRを出力するとともにアドレス設定回路412,リ
ード・ライト設定回路413,及びデータ入出力回路4
14の動作制御を行うストップ検出回路417とを含ん
でいる。
【0009】次に動作を説明する。
【0010】実行直前にプロセッサ30を停止させたい
命令の主メモリ10上のアドレスをトラップアドレス
(例えば、16進絶対値表現)として、トラップ設定コ
マンドをコンソール44から入力しトラップ記憶部43
に書込む。トラップ記憶部43は情報記憶テーブルとし
て、トラップ設定フラグ領域432,アドレス領域43
3,及び命令領域434を1組とする情報記憶領域を複
数組分有している。トラップ設定フラグ領域432内の
フラグの値が“0”ならばトラップアドレスが設定され
ておらず、“1”ならばトラップアドレスが設定されて
いることを表す。トラップ記憶部43はコンソール44
からトラップアドレスが入力されると、トラップ設定フ
ラグ領域432を検索しフラグが“0”であるいずれか
1組の情報記憶領域を選択し当該フラグを“1”に変更
し、トラップアドレスをそのアドレス領域433に格納
するとともに、プロセッサバス制御部41に対して信号
線494を通してトラップアドレスとトラップ設定信号
TSとを出力する。プロセッサバス制御部41のトラッ
プ設定検出回路415はトラップ設定信号TSを検出す
ると、同時に入力されたトラップアドレスをアドレス設
定回路412に設定し、リード・ライト設定回路413
を読出し指定としてバスインタフェース回路411を通
して主メモリ10にアクセスし、データ入出力回路41
4に当該アドレスの命令を読出し、この命令を信号線4
95を通してトラップ記憶部43へ出力する。トラップ
設定検出回路415は次に、信号線496及び497を
介して書換え命令記憶部42内の自アドレス・ジャンプ
命令をデータ入出力回路414に読出し、リード・ライ
ト設定回路413を書込み指定としてバスインタフェー
ス回路411を通して主メモリ10にアクセスし、この
命令で主メモリ10の当該アドレスを書換える。トラッ
プ記憶部43は、プロセッサバス制御部41からの命令
を当該トラップアドレスを格納した情報記憶領域位置の
命令領域434へ格納する。
【0011】以上により1つのトラップの設定が完了す
る。なお、このときプロセッサ30は停止していてもよ
いし、動作していてもよい。トラップ回路40がプロセ
ッサバス20を使用するときは、バスインタフェース回
路411からプロセッサ30に対してプロセッサバスリ
クエスト信号線28をアクティブにすることによりプロ
セッサバス20の使用要求を通知する。プロセッサ30
はこの要求により、トラップ回路40に対してプロセッ
サバスアクノリッジ信号線29をアクティブにすること
によりプロセッサバス20の使用許可を通知する。バス
インタフェース回路411はこの通知により、主メモリ
10へのアクセスを行う。
【0012】トラップの同時設定可能数はトラップ記憶
部43の記憶容量による。また、トラップを解除する場
合は、コンソール44からトラップ解除コマンドを入力
し、解除対象のトラップアドレスが格納されているトラ
ップ記憶部43の情報記憶領域位置のトラップ設定フラ
グを“0”とする。図1においては、トラップアドレス
としてA1,A2,及びA3の3つが設定され、各アド
レスの命令I1,I2,及びI3がトラップ記憶部43
に格納され、主メモリ10の当該アドレスの命令が自ア
ドレス・ジャンプ命令I0に変更されている状態を示し
ている。
【0013】プロセッサ30の動作中に、プロセッサバ
ス制御部41はバスインタフェース回路411を通して
プロセッサバス20のアドレス情報を抽出し、信号線4
91を通してアドレス比較部45へ出力する。アドレス
比較部45は、信号線493を通してトラップ記憶部4
3からトラップ設定フラグが“1”となっている位置の
アドレス情報(トラップアドレス)を順次読出しプロセ
ッサバス制御部41からのアドレスと比較し、一致(例
えば、アドレスA2)を検出すると信号線492を通し
てアドレス一致信号AMをプロセッサバス制御部41及
びトラップ記憶部43へ出力する。プロセッサバス制御
部41のストップ信号出力回路416はアドレス一致信
号AMを検出すると、バスインタフェース回路411を
通してプロセッサバス20のストップ信号線をアクティ
ブにすることによりプロセッサ30にストップ信号を送
出する。プロセッサ30にストップ信号を送出したこと
はストップ検出回路417にも通知される。
【0014】一方、この時点(アドレス一致信号AM検
出時点)でプロセッサ30は、その命令取出し用アドレ
スカウンタの値がトラップアドレスとして設定されたい
ずれかのアドレス(この場合、アドレスA2)となって
おり、主メモリ10の当該アドレスの命令、すなわち自
アドレス・ジャンプ命令を取出し実行することにより、
命令取出し用アドレスカウンタを歩進させない動作を繰
返す。この状態のときにストップ信号を受けたプロセッ
サ30は、トラップアドレスからずれることなしに停止
する。
【0015】プロセッサバス制御部41のストップ検出
回路417は、ストップ信号出力回路416よりプロセ
ッサ30へのストップ信号送出を通知されるとバスイン
タフェース回路411を通してプロセッサバス20のプ
ロセッサステータス信号情報を監視し、プロセッサ30
の動作停止を検出するとストップ信号出力解除信号SP
Rをストップ信号出力回路416へ送出するとともに、
アドレス設定回路412,リード・ライト設定回路41
3,データ入出力回路414,及びバスインタフェース
回路411を制御し、まず、信号線495を通してトラ
ップ記憶部43に対し保持していたトラップアドレス
(A2)の命令(I2)の読出しを要求する。トラップ
記憶部43はプロセッサバス制御部41からの命令の読
出し要求を受けると、アドレス一致信号AMを受けた時
点にアドレス比較部45へ出力するために読出されてい
た情報記憶領域位置のアドレス(トラップアドレスA
2)と命令(I2)とを読出し、信号線494を通して
プロセッサバス制御部41へ出力する。ストップ検出回
路417は、トラップ記憶部43からのアドレス,命令
をアドレス設定回路412,データ入出力回路414に
それぞれ設定し、リード・ライト設定回路413を書込
み指定としてバスインタフェース回路411を通して主
メモリ10にアクセスし、当該アドレス(A2)の内容
をこの命令(I2)に書き戻す。一方、ストップ信号出
力回路416はストップ検出回路417からのストップ
信号出力解除信号SPRを受信すると、バスインタフェ
ース回路411を通してプロセッサバス20のストップ
信号線をアクティブからノンアクティブにする。
【0016】このようにしてプロセッサ30が停止する
と、システムコンソール50によりプロセッサ30内の
各種レジスタや主メモリ10に対して情報の読取り,書
込みを行い、プログラムやハードウェア等のデバッグを
行う。
【0017】なお、本実施例において、トラップアドレ
スを設定するためのコンソール44をシステムコンソー
ル50とは別に設けたが、プロセッサバス制御部41を
適切に設計することにより、システムコンソール50で
兼用することができる。
【0018】
【発明の効果】以上説明したように、本発明のプロセッ
サトラップ回路は、自アドレス・ジャンプ命令を格納し
た書換え命令記憶手段と、トラップアドレスと当該トラ
ップアドレスに対応する主メモリ内の命令とを記憶する
トラップ記憶手段と、トラップ記憶手段に格納されたト
ラップアドレスとプロセッサによる命令取出しアドレス
とを比較するアドレス比較手段と、上記各手段及びプロ
セッサバスを通したプロセッサ,主メモリに対する動作
監視,制御を行うプロセッサバス制御手段とを備え、ト
ラップ記憶手段へ指定されたトラップアドレスを格納す
ると主メモリの当該トラップアドレスから命令を読出し
トラップ記憶手段に確保しておくとともに当該トラップ
アドレスを自アドレス・ジャンプ命令に置換えておき、
プロセッサがトラップアドレスで自アドレス・ジャンプ
命令を繰返し実行する状態になったときに、トラップア
ドレスと命令取出しアドレスとの一致を検出してプロセ
ッサにストップ信号を出力し停止させるので、プロセッ
サがトラップアドレスからずれて停止することを防止で
きる。
【図面の簡単な説明】
【図1】本発明の一実施例を示すブロック図である。
【符号の説明】
10 主メモリ 20 プロセッサバス 28 プロセッサバスリクエスト信号線 29 プロセッサバスアクノリッジ信号線 30 プロセッサ 40 トラップ回路 41 プロセッサバス制御部 42 書換え命令記憶部 43 トラップ記憶部 44 コンソール 45 アドレス比較部 411 バスインタフェース回路 412 アドレス設定回路 413 リード・ライト設定回路 414 データ入出力回路 415 トラップ設定検出回路 416 ストップ信号出力回路 417 ストップ検出回路

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 プロセッサバスを介して命令を格納した
    主メモリに接続され命令取出しアドレスを指定した命令
    取出し要求及び当該アドレスから取出された命令の実行
    を順次繰返すプロセッサを監視し、あらかじめトラップ
    アドレスとして指定されたアドレスに対する命令取出し
    要求時に前記プロセッサを停止させるプロセッサトラッ
    プ回路において、 自アドレス・ジャンプ命令を格納した書換え命令記憶手
    段と、 前記トラップアドレスと当該トラップアドレスに対応す
    る前記主メモリ内の命令とを記憶するトラップ記憶手段
    と、 前記トラップアドレスの入力を受付け前記トラップ記憶
    手段に格納するトラップ設定手段と、 前記トラップ記憶手段に格納されたトラップアドレスと
    前記プロセッサにより前記プロセッサバスに送出された
    命令取出しアドレスとを比較し一致を検出するとアドレ
    ス一致信号を出力するアドレス比較手段と、 前記プロセッサバスに接続され前記プロセッサ及び前記
    主メモリに対する動作監視,制御を行い、前記トラップ
    設定手段による前記トラップ記憶手段へのトラップアド
    レスの格納を検出すると前記主メモリの当該トラップア
    ドレスから命令を読出し前記トラップ記憶手段に格納す
    るとともに前記書換え命令記憶手段内の前記自アドレス
    ・ジャンプ命令で当該トラップアドレスを書換え、前記
    アドレス一致信号を検出すると前記プロセッサにストッ
    プ信号を出力し、前記ストップ信号による前記プロセッ
    サの停止を検出すると前記主メモリの前記トラップアド
    レスを前記トラップ記憶手段に格納しておいた命令で書
    き戻すプロセッサバス制御手段とを備えることを特徴と
    するプロセッサトラップ回路。
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