JPH02183342A - 割込み制御装置 - Google Patents
割込み制御装置Info
- Publication number
- JPH02183342A JPH02183342A JP209989A JP209989A JPH02183342A JP H02183342 A JPH02183342 A JP H02183342A JP 209989 A JP209989 A JP 209989A JP 209989 A JP209989 A JP 209989A JP H02183342 A JPH02183342 A JP H02183342A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- bank
- cpu
- bank memory
- processing routine
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 63
- 230000006870 function Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータの応用システムにおい
て、マイクロコンピュータに対する外部割込み要求があ
ったとき、その要求の制御を行う割込み制御装置に関す
るものである。
て、マイクロコンピュータに対する外部割込み要求があ
ったとき、その要求の制御を行う割込み制御装置に関す
るものである。
一般にマイクロコンピュータを応用したシステムでは、
入出力装置などからの外部割込み要求の検知、優先度判
定などの処理は、専用のハードウエアで行うことが多い
。
入出力装置などからの外部割込み要求の検知、優先度判
定などの処理は、専用のハードウエアで行うことが多い
。
第３図に一般的な割込み制御装置の構成図を示す。同図
で１は割込み制御部、２はＣＰＵ （マイクロコンピュ
ータ）、３は割込み信号線、４はデータバス、５はアド
レスバス、６はＣＰＵ２に対する割込み要求信号線、７
はＣＰＵ２からの割込み承認信号線である。
で１は割込み制御部、２はＣＰＵ （マイクロコンピュ
ータ）、３は割込み信号線、４はデータバス、５はアド
レスバス、６はＣＰＵ２に対する割込み要求信号線、７
はＣＰＵ２からの割込み承認信号線である。
割込み制御部１は、割込み信号線３を介して、同時に複
数の割込み要求を受は付け、優先順位判定や、マスクの
有無のチエツクを行い、その中の一つの割込み要求を選
択する。次に制御部１はＣＰＵ２に対し、信号線６によ
り割込み要求を行う。
数の割込み要求を受は付け、優先順位判定や、マスクの
有無のチエツクを行い、その中の一つの割込み要求を選
択する。次に制御部１はＣＰＵ２に対し、信号線６によ
り割込み要求を行う。
ＣＰＵ２は現′在実行中の命令が終了した時点で割込み
要求を受け、割込み可の状態であれば、割込み承認信号
を出す。
要求を受け、割込み可の状態であれば、割込み承認信号
を出す。
次に制御部１は、選択された割込み要求に対する割込み
処理ルーチンの先頭アドレス（以下、割込みベクタと略
称す）をデータバス４に出力する。
処理ルーチンの先頭アドレス（以下、割込みベクタと略
称す）をデータバス４に出力する。
ＣＰＵ２はこれを受は取り、図示せざるプログラムカウ
ンタにセットして、割込み処理ルーチンに分岐する。
ンタにセットして、割込み処理ルーチンに分岐する。
ところで、マイクロコンピュータの応用システムにおい
ては、主記憶領域の拡張の方法としてバンクメモリ方式
がある。バンクメモリ方式とは、第４図のように、主記
憶内のある領域に複数の互いにアドレスを重複させたメ
モリ（バンクメモリ）を設置し、それらを切り換えて使
用することにより、限られたメモリ空間に大容量のメモ
リを実装させる方式である。各バンクメモリにはそれぞ
れバンク番号が割り振られ、バンクメモリの切り換えは
、ＣＰＵがＩ１０ボートなどにバンク番号を出力するこ
とによって行う。
ては、主記憶領域の拡張の方法としてバンクメモリ方式
がある。バンクメモリ方式とは、第４図のように、主記
憶内のある領域に複数の互いにアドレスを重複させたメ
モリ（バンクメモリ）を設置し、それらを切り換えて使
用することにより、限られたメモリ空間に大容量のメモ
リを実装させる方式である。各バンクメモリにはそれぞ
れバンク番号が割り振られ、バンクメモリの切り換えは
、ＣＰＵがＩ１０ボートなどにバンク番号を出力するこ
とによって行う。
しかし、このような主記憶内にバンクメモリを有するシ
ステムでは、割込み発生に伴い、次のような問題を生ず
る場合がある。すなわち、もしある割込み処理ルーチン
が、あるバンクメモリに格納されており、かつ現在それ
と異なるバンクメモリが選択されている場合、その処理
ルーチンに対応する割込みが発生すると、ＣＰＵは正常
に割込み処理ルーチンにとぶことができず誤動作を引き
起こしてしまう。従って、このような事態を避けるため
、通常は、割込み処理ルーチンはバンクメモリ領域外に
置くという方法がとられている。
ステムでは、割込み発生に伴い、次のような問題を生ず
る場合がある。すなわち、もしある割込み処理ルーチン
が、あるバンクメモリに格納されており、かつ現在それ
と異なるバンクメモリが選択されている場合、その処理
ルーチンに対応する割込みが発生すると、ＣＰＵは正常
に割込み処理ルーチンにとぶことができず誤動作を引き
起こしてしまう。従って、このような事態を避けるため
、通常は、割込み処理ルーチンはバンクメモリ領域外に
置くという方法がとられている。
〔発明が解決しようとする課題］
しかし、上述したような方式では、割込み処理ルーチン
のアドレスが、主記憶内のバンクメモリ領域外に限定さ
れるため、主記憶領域を他のプログラムが十分に利用で
きないという問題があった。
のアドレスが、主記憶内のバンクメモリ領域外に限定さ
れるため、主記憶領域を他のプログラムが十分に利用で
きないという問題があった。
本発明の目的は、割込み処理ルーチンのアドレスをバン
クメモリ領域に置くことを可能にして主記憶領域を他の
プログラムが充分利用することを可能ならしめる割込み
制御装置を提供することにある。
クメモリ領域に置くことを可能にして主記憶領域を他の
プログラムが充分利用することを可能ならしめる割込み
制御装置を提供することにある。
上記目的達成のため本発明では、その主記憶内にバンク
メモリ領域を有するマイクロコン、ピユータ（以下、Ｃ
ＰＵと称す）に対する割込み要求を受付けて該ＣＰＵに
対する割込みの制御を行う割込み制御装置において、割
込み制御部と、ＣＰＵが該割込み制御部から割込み要求
を受けたとき、その時点で該ＣＰＵが使用しているバン
クメモリの番号を記憶している記憶手段と、外部割込み
要求に対応する処理ルーチンの格納されているバンクメ
モリの番号を予め設定しておく設定手段と、バンク番号
退避バッファと、を具備した。
メモリ領域を有するマイクロコン、ピユータ（以下、Ｃ
ＰＵと称す）に対する割込み要求を受付けて該ＣＰＵに
対する割込みの制御を行う割込み制御装置において、割
込み制御部と、ＣＰＵが該割込み制御部から割込み要求
を受けたとき、その時点で該ＣＰＵが使用しているバン
クメモリの番号を記憶している記憶手段と、外部割込み
要求に対応する処理ルーチンの格納されているバンクメ
モリの番号を予め設定しておく設定手段と、バンク番号
退避バッファと、を具備した。
前記割込み制御部は、ＣＰＵに対して行った割込み要求
に対し該ＣＰＵから割込み受付可の信号を受信したとき
、当該割込みに対応する処理ルーチンの格納されている
バンクメモリの番号を前記設定手段から読み出すと共に
、その時点でＣＰＵの使用しているバンクメモリの番号
を前記記憶手段から読み出して両番号を比較し、その結
果、相違するときは、後者を前記バンク番号退避バッフ
ァに退避させると共に、前者を前記記憶手段に書き込み
、その後ＣＰＵへ割込みベクタを送出し、割込み処理を
終了したＣＰＵからその旨の通知を受けたら、退避バッ
ファに退避させておいたバンク番号を元の記憶手段に戻
してやる。
に対し該ＣＰＵから割込み受付可の信号を受信したとき
、当該割込みに対応する処理ルーチンの格納されている
バンクメモリの番号を前記設定手段から読み出すと共に
、その時点でＣＰＵの使用しているバンクメモリの番号
を前記記憶手段から読み出して両番号を比較し、その結
果、相違するときは、後者を前記バンク番号退避バッフ
ァに退避させると共に、前者を前記記憶手段に書き込み
、その後ＣＰＵへ割込みベクタを送出し、割込み処理を
終了したＣＰＵからその旨の通知を受けたら、退避バッ
ファに退避させておいたバンク番号を元の記憶手段に戻
してやる。
このようにして割込み処理ルーチンのアドレスをバンク
メモリ領域に置くことが可能になる。
メモリ領域に置くことが可能になる。
第１図は、本発明の一実施例としての割込み制御装置を
示すブロック図、第２図は本発明の一実施例の動作の流
れを説明するフローチャートである。
示すブロック図、第２図は本発明の一実施例の動作の流
れを説明するフローチャートである。
第１図において１は割込み制御部、２はＣＰＵ、３は割
込み信号線、４はデータバス、５はアドレスバス、６は
割込み要求信号線、７は割込み承認信号線、８はバンク
メモリ選択レジスタで、制御部１又はＣＰＵ２はこのレ
ジスタ８にバンクメモリ番号（１〜ｎ番）を設定するこ
とにより、バンクメモリの選択を行う。９はバンク番号
退避バッファで、制御部１が割込み処理実行直前に選択
されていたバンクメモリの番号を退避させるためのもの
である。１０は割込みバンク番号設定レジスタで、各別
込み処理ルーチンに対し、それが格納されているバンク
メモリの番号（割込み処理ルーチンがバンクメモリ領域
になければ０番）を、それぞれ設定するためのものであ
る。
込み信号線、４はデータバス、５はアドレスバス、６は
割込み要求信号線、７は割込み承認信号線、８はバンク
メモリ選択レジスタで、制御部１又はＣＰＵ２はこのレ
ジスタ８にバンクメモリ番号（１〜ｎ番）を設定するこ
とにより、バンクメモリの選択を行う。９はバンク番号
退避バッファで、制御部１が割込み処理実行直前に選択
されていたバンクメモリの番号を退避させるためのもの
である。１０は割込みバンク番号設定レジスタで、各別
込み処理ルーチンに対し、それが格納されているバンク
メモリの番号（割込み処理ルーチンがバンクメモリ領域
になければ０番）を、それぞれ設定するためのものであ
る。
また、このレジスタへの値の設定は、システムの初期設
定時に、ＣＰＵ２によって行なわれる。
定時に、ＣＰＵ２によって行なわれる。
１１は割込み処理完了フラグレジスタで、ＣＰＵ２は割
込み処理の完了を、このレジスタにフラグをセットする
ことにより、制御部１に伝える。また、このレジスタ１
１へのフラグのセントは、各々の割込み処理プログラム
の復帰命令の直前の命令によって行われる。１２はアド
レスデコーダ、１３はバンクメモリ切り換えのための切
換信号線である。
込み処理の完了を、このレジスタにフラグをセットする
ことにより、制御部１に伝える。また、このレジスタ１
１へのフラグのセントは、各々の割込み処理プログラム
の復帰命令の直前の命令によって行われる。１２はアド
レスデコーダ、１３はバンクメモリ切り換えのための切
換信号線である。
次に第２図を併せ参照しながら動作を説明する。
まず制御部１は内部レジスタをチエツクして割込み要求
があるか否かを調べ、割込み要求があるなら、マスクの
有無のチエツクや、必要に応じて優先順位判定を行い、
ＣＰＵ２に処理させるべき割込み要求を選択する。
があるか否かを調べ、割込み要求があるなら、マスクの
有無のチエツクや、必要に応じて優先順位判定を行い、
ＣＰＵ２に処理させるべき割込み要求を選択する。
次にＣＰＵ２に対し信号線６により割込み要求を出し、
信号線７から承認応答を受は取ると、制御部１は割込み
の種類に応じた割込みベクタを求める。さらに、割込み
バンク番号設定レジスタ１０より、割込み要求に対する
処理ルーチンがバンクメモリ領域内か否かを調べ、領域
内なら、そのバンクメモリ番号を求める。さらにバンク
メモリ選択レジスタ８から、現在選択されているバンク
メモリの番号を読み込み、割込みバンク番号設定レジス
タ１０から読み込んだ値との比較を行い、もし異ってい
れば、バンクメモリ選択レジスタ８の値をバンク番号退
避バッファ９に格納し、割込みバンク番号設定レジスタ
１０から読み込んだ値、すなわち、割込み処理ルーチン
の格納されているバンクメモリの番号をバンクメモリ選
択レジスタ８にセットする。さらに制御部１は、ＣＰＵ
２からの信号線７による２度目の承認応答信号を受ける
と直ちに、割込みベクタをデータバス４に送出する。
信号線７から承認応答を受は取ると、制御部１は割込み
の種類に応じた割込みベクタを求める。さらに、割込み
バンク番号設定レジスタ１０より、割込み要求に対する
処理ルーチンがバンクメモリ領域内か否かを調べ、領域
内なら、そのバンクメモリ番号を求める。さらにバンク
メモリ選択レジスタ８から、現在選択されているバンク
メモリの番号を読み込み、割込みバンク番号設定レジス
タ１０から読み込んだ値との比較を行い、もし異ってい
れば、バンクメモリ選択レジスタ８の値をバンク番号退
避バッファ９に格納し、割込みバンク番号設定レジスタ
１０から読み込んだ値、すなわち、割込み処理ルーチン
の格納されているバンクメモリの番号をバンクメモリ選
択レジスタ８にセットする。さらに制御部１は、ＣＰＵ
２からの信号線７による２度目の承認応答信号を受ける
と直ちに、割込みベクタをデータバス４に送出する。
ＣＰＵ２は、これを受は取り、図示せざるプログラムカ
ウンタの値を退避し、代わりに割込みベクタをセットし
て、割込み処理ルーチンに分岐する。ＣＰＵ２は割込み
処理を実行し終えると、処理ルーチンから復帰する直前
に、割込み処理完了フラグレジスタ１１に、フラグをセ
ットする。制御部１は、フラグがセットされたことを知
り、バンク番号退避バッファ９に退避しておいたバンク
メモリ番号をバンクメモリ選択レジスタ８にセットする
ことにより、割込み処理実行直前のバンクメモリに切り
換え、さらに割込み処理完了フラグレジスタ１１のフラ
グをリセットする。そして制御部１は再び割込み受は付
けの状態にもどる。
ウンタの値を退避し、代わりに割込みベクタをセットし
て、割込み処理ルーチンに分岐する。ＣＰＵ２は割込み
処理を実行し終えると、処理ルーチンから復帰する直前
に、割込み処理完了フラグレジスタ１１に、フラグをセ
ットする。制御部１は、フラグがセットされたことを知
り、バンク番号退避バッファ９に退避しておいたバンク
メモリ番号をバンクメモリ選択レジスタ８にセットする
ことにより、割込み処理実行直前のバンクメモリに切り
換え、さらに割込み処理完了フラグレジスタ１１のフラ
グをリセットする。そして制御部１は再び割込み受は付
けの状態にもどる。
なお、このバンクメモリの切り換えは、ＣＰｔＪ２が割
込み処理ルーチンからの復帰処理を行っている間に完了
するようにする。また、ＣＰＵ２が割込み処理ルーチン
へ分岐する時に、レジスタ類の退避を行うスタック領域
は、バンクメモリ領域外に設ける必要がある。
込み処理ルーチンからの復帰処理を行っている間に完了
するようにする。また、ＣＰＵ２が割込み処理ルーチン
へ分岐する時に、レジスタ類の退避を行うスタック領域
は、バンクメモリ領域外に設ける必要がある。
この発明によれば、マイクロコンピュータの割込み制御
装置に、バンクメモリを切り換える機能を付加したので
、割込み処理プログラムをバンクメモリ領域に配置する
ことが可能となり、そのため主記憶領域を他のプログラ
ムが有効に利用できるようになったという利点がある。
装置に、バンクメモリを切り換える機能を付加したので
、割込み処理プログラムをバンクメモリ領域に配置する
ことが可能となり、そのため主記憶領域を他のプログラ
ムが有効に利用できるようになったという利点がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における割込み制御部の動作の流れを示すフロー
チャート、第３図は従来の割込み制御装置の構成を示す
ブロック図、第４図はバンクメモリ方式を示す説明図、
である。 符号の説明 １・・・割込み制御部、２・・・ＣＰＵ、３・・・割込
み信号線、４・・・データバス、５・・・アドレスバス
、６・・・割込み要求信号線、７・・・割込み承認信号
線、８・・・バンクメモリ選択レジスタ、９・・・バン
ク番号退避バッファ、１．０・・・割込みバンク番号設
定レジスタ、１１・・・割込み処理完了フラグレジスタ
、１２・・・アドレスデコーダ、１３・・・バンクメモ
リ選択切換信号線 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 ■ 第２ 図 ０口つ 第３ 図
第１図における割込み制御部の動作の流れを示すフロー
チャート、第３図は従来の割込み制御装置の構成を示す
ブロック図、第４図はバンクメモリ方式を示す説明図、
である。 符号の説明 １・・・割込み制御部、２・・・ＣＰＵ、３・・・割込
み信号線、４・・・データバス、５・・・アドレスバス
、６・・・割込み要求信号線、７・・・割込み承認信号
線、８・・・バンクメモリ選択レジスタ、９・・・バン
ク番号退避バッファ、１．０・・・割込みバンク番号設
定レジスタ、１１・・・割込み処理完了フラグレジスタ
、１２・・・アドレスデコーダ、１３・・・バンクメモ
リ選択切換信号線 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 ■ 第２ 図 ０口つ 第３ 図
Claims (1)
- 【特許請求の範囲】 １）その主記憶内にバンクメモリ領域を有するマイクロ
コンピュータ（以下、ＣＰＵと称す）に対する割込み要
求を受付けて該ＣＰＵに対する割込みの制御を行う割込
み制御装置において、割込み制御部（１）と、ＣＰＵが
該割込み制御部（１）から割込み要求を受けたとき、そ
の時点で該ＣＰＵが使用しているバンクメモリの番号を
記憶している記憶手段（８）と、外部割込み要求に対応
する処理ルーチンの格納されているバンクメモリの番号
を予め設定しておく設定手段（１０）と、バンク番号退
避バッファ（９）と、 ＣＰＵに対して行った割込み要求に対し該ＣＰＵから割
込み受付可の信号が到来したとき、当該割込みに対応す
る処理ルーチンの格納されているバンクメモリの番号を
前記設定手段（１０）から読み出すと共に、その時点で
ＣＰＵの使用しているバンクメモリの番号を前記記憶手
段（８）から読み出して両番号を比較し、その結果、相
違するときは、後者を前記バンク番号退避バッファ（９
）に退避させると共に、前者を前記記憶手段（８）に書
き込み、その後ＣＰＵへ割込みベクタを送出し、割込み
処理を終了したＣＰＵからその旨の通知を受けたら、退
避バッファ（９）に退避させておいたバンク番号を元の
記憶手段（８）に戻してやる前記割込み制御部（１）と
、を具備して成ることを特徴とする割込み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP209989A JPH02183342A (ja) | 1989-01-10 | 1989-01-10 | 割込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP209989A JPH02183342A (ja) | 1989-01-10 | 1989-01-10 | 割込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02183342A true JPH02183342A (ja) | 1990-07-17 |
Family
ID=11519903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP209989A Pending JPH02183342A (ja) | 1989-01-10 | 1989-01-10 | 割込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02183342A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557766A (en) * | 1991-10-21 | 1996-09-17 | Kabushiki Kaisha Toshiba | High-speed processor for handling multiple interrupts utilizing an exclusive-use bus and current and previous bank pointers to specify a return bank |
| WO1998013759A1 (fr) * | 1996-09-27 | 1998-04-02 | Hitachi, Ltd. | Machine de traitement de donnees et systeme de traitement de donnees |
-
1989
- 1989-01-10 JP JP209989A patent/JPH02183342A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557766A (en) * | 1991-10-21 | 1996-09-17 | Kabushiki Kaisha Toshiba | High-speed processor for handling multiple interrupts utilizing an exclusive-use bus and current and previous bank pointers to specify a return bank |
| WO1998013759A1 (fr) * | 1996-09-27 | 1998-04-02 | Hitachi, Ltd. | Machine de traitement de donnees et systeme de traitement de donnees |
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