JPS59112494A - メモリテスト方式 - Google Patents
メモリテスト方式Info
- Publication number
- JPS59112494A JPS59112494A JP57220116A JP22011682A JPS59112494A JP S59112494 A JPS59112494 A JP S59112494A JP 57220116 A JP57220116 A JP 57220116A JP 22011682 A JP22011682 A JP 22011682A JP S59112494 A JPS59112494 A JP S59112494A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- test
- data
- processor
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、コンピュータシステムに使用される書き替
え可能なメモリの診断またはテストをオンラインで行な
うメモリテスト方式に関する。一般に、メモリは重要な
要素であるため、その異常の有無を常にチェックしてお
くことが望ましい。
え可能なメモリの診断またはテストをオンラインで行な
うメモリテスト方式に関する。一般に、メモリは重要な
要素であるため、その異常の有無を常にチェックしてお
くことが望ましい。
従来、この種のメモリテストは、メモリに所定のデータ
を書き込んだ後（ライト）、これを読み出して（リード
）その異同を調べること（リード。
を書き込んだ後（ライト）、これを読み出して（リード
）その異同を調べること（リード。
ライトテスト）によシ行なわれる。ところで、コンピュ
ータシステムがオンライン状態のときは、メモリには種
々のデータが多くのプログラムによって書き込まれまた
は読み出されており、したがって、リード、ライトテス
トの如くデータを破壊するテストを実行するととが困難
であるため、通常は、この種のテス）Ｈオフライン状態
で行なわれている。しかし、オフライン状態でテストを
行なうためには、オペレータの介入等によってオフライ
ンに移行させる操作が必要であり、したがって異常の発
見が遅れたシ、あるいはメモリ異常のま瓦処理を続ける
というおそれがあった。
ータシステムがオンライン状態のときは、メモリには種
々のデータが多くのプログラムによって書き込まれまた
は読み出されており、したがって、リード、ライトテス
トの如くデータを破壊するテストを実行するととが困難
であるため、通常は、この種のテス）Ｈオフライン状態
で行なわれている。しかし、オフライン状態でテストを
行なうためには、オペレータの介入等によってオフライ
ンに移行させる操作が必要であり、したがって異常の発
見が遅れたシ、あるいはメモリ異常のま瓦処理を続ける
というおそれがあった。
このため、リード、ライトテスト用のプログラムを使用
することによシ、オンラインのま〜でテストを行なう方
法が考えられるが、このようにすると全体の処理時間が
遅くなって非現実的であるという難点がある。
することによシ、オンラインのま〜でテストを行なう方
法が考えられるが、このようにすると全体の処理時間が
遅くなって非現実的であるという難点がある。
これに対して、パリティチェック回路等のハードウェア
によってメモリの異常チェックを行なうことも考えられ
るが、一般にコストが高くなるという欠点がある。
によってメモリの異常チェックを行なうことも考えられ
るが、一般にコストが高くなるという欠点がある。
この発明はかかる事情のもとになされたもので、上述の
如きメモリのリード、ライトテストをオンライン状態で
簡単に実行しうるメモリテスト方式を提供することを目
的とする。
如きメモリのリード、ライトテストをオンライン状態で
簡単に実行しうるメモリテスト方式を提供することを目
的とする。
その特徴は、書き替え可能なメモリを備えたコンピュー
タシステムにおいて、コンピュータが処理を行なってい
ないアイドル時を利用することにより、演算処理能力を
低下させるととなく簡単かつ安価に、しかもオペレータ
の介入を必要とすることなくメモリのリード、ライトテ
ストを実行しうるようにした点にある。
タシステムにおいて、コンピュータが処理を行なってい
ないアイドル時を利用することにより、演算処理能力を
低下させるととなく簡単かつ安価に、しかもオペレータ
の介入を必要とすることなくメモリのリード、ライトテ
ストを実行しうるようにした点にある。
以下、この発明の実施例を図面を参照して説明する。
第１図はこの発明が適用されるデータ処理システムの構
成を示すブロック図、第１Ａ図はメモリのテスト領域と
アドレスとの関係を示す説明図、第２図および第２Ａ、
２Ｂ図はこの発明の詳細な説明する流れ図である。第１
図において、１はプロセッサ（ＣＰＵ）、２１ｊ：ＦＬ
ＡＭ（ランダムアクセスメモリ）の如き書き替え可能な
メモリ、３はレジスタ、４はバス、５Ｆｉ制御制御線、
ＩＮは割込信号である。
成を示すブロック図、第１Ａ図はメモリのテスト領域と
アドレスとの関係を示す説明図、第２図および第２Ａ、
２Ｂ図はこの発明の詳細な説明する流れ図である。第１
図において、１はプロセッサ（ＣＰＵ）、２１ｊ：ＦＬ
ＡＭ（ランダムアクセスメモリ）の如き書き替え可能な
メモリ、３はレジスタ、４はバス、５Ｆｉ制御制御線、
ＩＮは割込信号である。
すなわち、プロセッサ１には、通常何らの処理も行なっ
ていない時間（アイドルループ）が存在し、この期間は
同期信号、外部デバイスからの処理要求信号等の何らか
の割込信号ＩＮによってその実行権が移る。この発明で
は、第２図の如く、プロセッサＩＦｉ実行すべきプログ
ラムがあるか否３− かを判断しく■）、ある場合は所定のプログラムを実行
しく＠）、ない場合はメモリテストを行なうようにする
（第２図θ参照）。テストすべきメモリの領域は、第１
Ａ図に示される如（予め決められているので、第２Ａ図
の如く図示されないアドレスカウンタによってその被テ
ストアドレス（第１Ａ図ＴＡ参照）が進められたとき（
０）、該アドレスが被テスト領域ＤＴ（第１Ａ図参照）
をはずれたか否かを判定しくの）、はずれている場合は
被テストアドレスを被テスト領域ＤＴの先頭に戻しく０
）、はずれていない場合は所定のテストを行なうべく、
プロセッサ（ＣＰＵ）に対する外部からの割込を禁止す
る（■）。このような手当てをするのに、プロセッサに
よる処理が中断されると、外部からの割込みによってメ
モリの内容が破壊されるおそれがあるためである。次い
で、第２Ｂ図のの如く、被テストアドレスに格納されて
いるデータを第１図に示されるレジスタ３に一時的に退
避（転送）させる（の）。こうして、メモリのデータを
レジスタに退避した後、該被テス４− ドアドレスにテスト用のデータを書き込む（■）。
ていない時間（アイドルループ）が存在し、この期間は
同期信号、外部デバイスからの処理要求信号等の何らか
の割込信号ＩＮによってその実行権が移る。この発明で
は、第２図の如く、プロセッサＩＦｉ実行すべきプログ
ラムがあるか否３− かを判断しく■）、ある場合は所定のプログラムを実行
しく＠）、ない場合はメモリテストを行なうようにする
（第２図θ参照）。テストすべきメモリの領域は、第１
Ａ図に示される如（予め決められているので、第２Ａ図
の如く図示されないアドレスカウンタによってその被テ
ストアドレス（第１Ａ図ＴＡ参照）が進められたとき（
０）、該アドレスが被テスト領域ＤＴ（第１Ａ図参照）
をはずれたか否かを判定しくの）、はずれている場合は
被テストアドレスを被テスト領域ＤＴの先頭に戻しく０
）、はずれていない場合は所定のテストを行なうべく、
プロセッサ（ＣＰＵ）に対する外部からの割込を禁止す
る（■）。このような手当てをするのに、プロセッサに
よる処理が中断されると、外部からの割込みによってメ
モリの内容が破壊されるおそれがあるためである。次い
で、第２Ｂ図のの如く、被テストアドレスに格納されて
いるデータを第１図に示されるレジスタ３に一時的に退
避（転送）させる（の）。こうして、メモリのデータを
レジスタに退避した後、該被テス４− ドアドレスにテスト用のデータを書き込む（■）。
しかる後、このテストアドレスからデータを読み出すと
ともに（■）、先にレジスタへ転送されていたデータを
当該被テストアドレスに再格納しく■）、ＣＰＵに対す
る割込禁止を解除した後（■）、被テストアドレスから
読み出されたデータをテスト用データと照合する（■）
。その結果、両者が一致すれば、被テストアドレスは正
常であると判定して（の）、テストを終了する。また、
両者が一致しない場合は、被テストアドレス、つまシメ
モリは異常であると判定する（■）。なお、上記の割込
禁止の時間が長いと、システム全体の処理が遅れる等の
悪影響を及ぼすおそれがあるので、メモリのリード、ラ
イトテスト＃−１．１バイト〜数バイト単位で行なうよ
うにすることによシ、上述の如きおそれを回避すること
ができる。
ともに（■）、先にレジスタへ転送されていたデータを
当該被テストアドレスに再格納しく■）、ＣＰＵに対す
る割込禁止を解除した後（■）、被テストアドレスから
読み出されたデータをテスト用データと照合する（■）
。その結果、両者が一致すれば、被テストアドレスは正
常であると判定して（の）、テストを終了する。また、
両者が一致しない場合は、被テストアドレス、つまシメ
モリは異常であると判定する（■）。なお、上記の割込
禁止の時間が長いと、システム全体の処理が遅れる等の
悪影響を及ぼすおそれがあるので、メモリのリード、ラ
イトテスト＃−１．１バイト〜数バイト単位で行なうよ
うにすることによシ、上述の如きおそれを回避すること
ができる。
以上のように、この発明によれば、システムをオフライ
ンに移すことなく、処理装置のアイドル時を利用して自
動的に、しかもオンラインでメモリテストを行なうこと
ができるので、システムに何らの影響も与えることなく
、かつオフラインに移行させる操作を必要とせずに簡単
、かつ容易にメモリテストができるという利点を有する
ものである。
ンに移すことなく、処理装置のアイドル時を利用して自
動的に、しかもオンラインでメモリテストを行なうこと
ができるので、システムに何らの影響も与えることなく
、かつオフラインに移行させる操作を必要とせずに簡単
、かつ容易にメモリテストができるという利点を有する
ものである。
第１図はこの発明が適用されるデータ処理システムの構
成を示すブロック図、第１Ａ図はメモリのテスト領域と
アドレスとの関係を示す説明図、第２図および第２Ａ、
２Ｂ図はこの発明の詳細な説明する流れ図である。 符号説明 １・・・・・・プロセッサ、２・・・・・・メモリ、３
・・・・・・レジスタ、４・・・・−・バス、５・・・
・−・制御信号線、ＩＮ・・・・・・割込信号、ＤＴ・
・・・・・メモリ領域、ＴＡ・・・・・・被テストアド
レス 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 ７− 第１Ｗｉ づ 第１Ａ図 第 ２ 図 第２Ａ図 テスト開廿 ■ ネｌデストγＦト又ε直喝。 ■鼾２）？、、、ｂえ１７．ｆヤ７．２、ｉ＋１オ゛Ｉ
）ｔＴ？か？ ＥＳ Ｏ齋７１ア１．ユ、ｆ２゜ 搬機め先軸１：戻ず。 ■ｃｐｕ１：ｔＨｂｙ’ｒ＠ａ１，９ １込１タ−ム１Ｌ Ｍ２Ｂ図
成を示すブロック図、第１Ａ図はメモリのテスト領域と
アドレスとの関係を示す説明図、第２図および第２Ａ、
２Ｂ図はこの発明の詳細な説明する流れ図である。 符号説明 １・・・・・・プロセッサ、２・・・・・・メモリ、３
・・・・・・レジスタ、４・・・・−・バス、５・・・
・−・制御信号線、ＩＮ・・・・・・割込信号、ＤＴ・
・・・・・メモリ領域、ＴＡ・・・・・・被テストアド
レス 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 ７− 第１Ｗｉ づ 第１Ａ図 第 ２ 図 第２Ａ図 テスト開廿 ■ ネｌデストγＦト又ε直喝。 ■鼾２）？、、、ｂえ１７．ｆヤ７．２、ｉ＋１オ゛Ｉ
）ｔＴ？か？ ＥＳ Ｏ齋７１ア１．ユ、ｆ２゜ 搬機め先軸１：戻ず。 ■ｃｐｕ１：ｔＨｂｙ’ｒ＠ａ１，９ １込１タ−ム１Ｌ Ｍ２Ｂ図
Claims (1)
- 【特許請求の範囲】 １）所定のデータを記憶する少なくとも書き替え可能な
メモリと、該メモリに記憶されたデータおよび別途記憶
されているプログラムにもとづいて所定の処理を実行す
るプロセッサとを備え、該プロセッサは実行すべきプロ
グラムがなく、かつ所定の信号が与えられたときに、前
記メモリの所定領域内のデータをその内部に設けられて
いるレジスタに一時的に退避するとともに該領域内にテ
スト用データを書き込んだ後、該データの読出しを行な
い、該読み出されたデータを前記テスト用データと照合
することによシメモリのテストを行なうことを特徴とす
るメモリテスト方式。 ２、特許請求の範囲第１項に記載のメモリテスト方式に
おいて、前記レジスタへ所定領域内データを退避する前
にプロセッサに対する外部からの割込を禁止し、該退避
されたデータをメモリへ再格納した後に該割込禁止を解
除することを特徴とするメモリテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220116A JPS59112494A (ja) | 1982-12-17 | 1982-12-17 | メモリテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220116A JPS59112494A (ja) | 1982-12-17 | 1982-12-17 | メモリテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112494A true JPS59112494A (ja) | 1984-06-28 |
Family
ID=16746161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57220116A Pending JPS59112494A (ja) | 1982-12-17 | 1982-12-17 | メモリテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112494A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000011678A1 (en) * | 1998-08-21 | 2000-03-02 | Telefonaktiebolaget Lm Ericsson (Publ) | Memory supervision |
| EP1261973A1 (en) * | 2000-02-18 | 2002-12-04 | Invensys Systems, Inc. | Fault-tolerant data transfer |
| EP1505608A1 (en) * | 2003-08-06 | 2005-02-09 | STMicroelectronics S.r.l. | Memory system with error detection device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580899A (en) * | 1978-12-13 | 1980-06-18 | Hitachi Ltd | Ram monitor system |
-
1982
- 1982-12-17 JP JP57220116A patent/JPS59112494A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580899A (en) * | 1978-12-13 | 1980-06-18 | Hitachi Ltd | Ram monitor system |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000011678A1 (en) * | 1998-08-21 | 2000-03-02 | Telefonaktiebolaget Lm Ericsson (Publ) | Memory supervision |
| US6438719B1 (en) | 1998-08-21 | 2002-08-20 | Telefonaktiebolaget Lm Ericsson (Publ) | Memory supervision |
| EP1261973A1 (en) * | 2000-02-18 | 2002-12-04 | Invensys Systems, Inc. | Fault-tolerant data transfer |
| EP1261973A4 (en) * | 2000-02-18 | 2005-03-09 | Invensys Sys Inc | FAULT-TOLERANT DATA TRANSMISSION |
| EP1505608A1 (en) * | 2003-08-06 | 2005-02-09 | STMicroelectronics S.r.l. | Memory system with error detection device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6038631A (en) | Data processing system and method using virtual storage system | |
| JPH02144641A (ja) | マイクロコンピュータ | |
| JPS59112494A (ja) | メモリテスト方式 | |
| US5898867A (en) | Hierarchical memory system for microcode and means for correcting errors in the microcode | |
| JPS6111853A (ja) | 情報処理装置 | |
| JPS6195464A (ja) | デ−タ保護方式 | |
| JPS61279940A (ja) | 計算機の異常検出装置 | |
| JPS59183443A (ja) | デバツグ装置 | |
| JPH02183342A (ja) | 割込み制御装置 | |
| JPS59172044A (ja) | 命令制御方式 | |
| JPS61121146A (ja) | メモリプロテクト方式 | |
| JPS6057439A (ja) | スタツクあふれ検出装置 | |
| JPH02125348A (ja) | 情報処理装置 | |
| JPS6133548A (ja) | プログラム暴走検出方式 | |
| JPH02239351A (ja) | マイクロプロセッサ | |
| JPS61279941A (ja) | 計算機の異常検出装置 | |
| JPS61138344A (ja) | デバツグ方式 | |
| JPH0782447B2 (ja) | Ｄｍａデータ転送制御装置 | |
| JPH04340137A (ja) | プログラム評価用プロセッサ | |
| JPH03189844A (ja) | 情報処理装置 | |
| JPH01251253A (ja) | メモリプロテクト装置 | |
| JPS59178553A (ja) | デバツグ方式 | |
| JPS60124747A (ja) | 計算機のデバグ制御方式 | |
| JPH0546485A (ja) | 記憶制御装置 | |
| JPH04182839A (ja) | マイクロプログラムのデバッグ方式 |