JPS6133548A - プログラム暴走検出方式 - Google Patents
プログラム暴走検出方式Info
- Publication number
- JPS6133548A JPS6133548A JP15449484A JP15449484A JPS6133548A JP S6133548 A JPS6133548 A JP S6133548A JP 15449484 A JP15449484 A JP 15449484A JP 15449484 A JP15449484 A JP 15449484A JP S6133548 A JPS6133548 A JP S6133548A
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- JP
- Japan
- Prior art keywords
- branch
- program
- address
- memory
- instruction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プログラム暴走検出方式に関するものであ
り、特に、プロゲラｔの暴走が発生したときに、これを
直接的に検出でき、比較的速くプログラムの暴走に対処
することができるようなプログラム暴走検出方式に関す
るものである。
り、特に、プロゲラｔの暴走が発生したときに、これを
直接的に検出でき、比較的速くプログラムの暴走に対処
することができるようなプログラム暴走検出方式に関す
るものである。
従来、情報処理装置において、プログラムの暴走を検出
する方式としては、演算処理装置（以下ＣＰＵ）がプロ
グラムの格納されていないアドレスから命令をフェツチ
したことを検出するものとか、プログラムで常時リフレ
ッシュするカウンタを設けて、そのリフレッシュの間隔
が一定時間以上空いたことを検出してプログラムの暴走
を検知する、いわゆるウォッチドッグタイマ方式などが
知られている。
する方式としては、演算処理装置（以下ＣＰＵ）がプロ
グラムの格納されていないアドレスから命令をフェツチ
したことを検出するものとか、プログラムで常時リフレ
ッシュするカウンタを設けて、そのリフレッシュの間隔
が一定時間以上空いたことを検出してプログラムの暴走
を検知する、いわゆるウォッチドッグタイマ方式などが
知られている。
しかし、これらの方式は、プログラムの暴走を直接検出
するものではな（、プログラムの暴走が発生した場合に
、その結果として、二次的に発生する現象を検出する方
式であるため、プログラムが暴走してからそれを検出す
るまでに時間かがかり、暴走を検出した時には、メモリ
とかレジスタの内容が変わってしまい、これらの値を退
避させたとしても、すでに回復不可能な影響を及ぼして
しまっていることが多いという問題点がある。
するものではな（、プログラムの暴走が発生した場合に
、その結果として、二次的に発生する現象を検出する方
式であるため、プログラムが暴走してからそれを検出す
るまでに時間かがかり、暴走を検出した時には、メモリ
とかレジスタの内容が変わってしまい、これらの値を退
避させたとしても、すでに回復不可能な影響を及ぼして
しまっていることが多いという問題点がある。
この発明は、このような従来技術の問題点にがんがみて
なされたものであって、このような問題点を解決すると
ともに、直接的にプログラムの暴走を検出できて、早期
にプログラム暴走に対処できるようなプログラム暴走検
出方式を提供することを目的とする。
なされたものであって、このような問題点を解決すると
ともに、直接的にプログラムの暴走を検出できて、早期
にプログラム暴走に対処できるようなプログラム暴走検
出方式を提供することを目的とする。
この発明は、プログラムの暴走の多くが予定外の分岐に
より発生するという点に着目したものであって、ある任
意のアドレスに対して、ＣＰＵがプログラムの分岐命令
を実行した結果プログラムが分岐してもよいアドレスで
あるか否かを示すフラグを設けて、これを分岐制御フラ
グとしてｃＰＵのアドレス空間に対応して格納するフラ
グ情報記憶部（以下、分岐制御メモリ）を備えるように
して、ＣＰＵがプログラムの分岐命令を実行した結果、
上記の分岐命令制御フラグにより、禁止されているアド
レスに対し、プログラムにより分岐した場合にこれを検
出することによりプログラムの暴走を検知するというも
のである。
より発生するという点に着目したものであって、ある任
意のアドレスに対して、ＣＰＵがプログラムの分岐命令
を実行した結果プログラムが分岐してもよいアドレスで
あるか否かを示すフラグを設けて、これを分岐制御フラ
グとしてｃＰＵのアドレス空間に対応して格納するフラ
グ情報記憶部（以下、分岐制御メモリ）を備えるように
して、ＣＰＵがプログラムの分岐命令を実行した結果、
上記の分岐命令制御フラグにより、禁止されているアド
レスに対し、プログラムにより分岐した場合にこれを検
出することによりプログラムの暴走を検知するというも
のである。
しかして、前記の問題点を解決し、目的を達成するこの
発明のプログラム暴走検出方式における手段は、記憶部
と、この記憶部に格納されているプログラムに応じて所
定の処理を実行する演算処理装置と、演算処理装置が分
岐命令を実行して、この演算処理装置がアクセス可能な
アドレス空間に配置されたレジスタ、メモリ、バフフプ
メモリ等のいわゆるアクセス可能な記憶部等がアクセス
された場合にその分岐先のアドレスが分岐してよいアド
レスか否かを判定する判定回路とを備えるというもので
ある。
発明のプログラム暴走検出方式における手段は、記憶部
と、この記憶部に格納されているプログラムに応じて所
定の処理を実行する演算処理装置と、演算処理装置が分
岐命令を実行して、この演算処理装置がアクセス可能な
アドレス空間に配置されたレジスタ、メモリ、バフフプ
メモリ等のいわゆるアクセス可能な記憶部等がアクセス
された場合にその分岐先のアドレスが分岐してよいアド
レスか否かを判定する判定回路とを備えるというもので
ある。
このように、分岐の際に記憶部等のアクセスと同時にア
ドレッシングされたアドレスが分岐可能なアドレスか否
かを判定するものであるので、分岐の際にプログラムの
暴坦が発生した場合、即座にかつ直接的にプログラムの
暴走が検知できることになる。
ドレッシングされたアドレスが分岐可能なアドレスか否
かを判定するものであるので、分岐の際にプログラムの
暴坦が発生した場合、即座にかつ直接的にプログラムの
暴走が検知できることになる。
その結果、メモリとかレジスタの内容が変化する前に、
これらの値を退避させることができ、より元に回復し易
いような処理が実現できることになる。したがって、元
の状態の回復が早期にできかつ容易なプログラム暴走検
出装置が実現できるものである。
これらの値を退避させることができ、より元に回復し易
いような処理が実現できることになる。したがって、元
の状態の回復が早期にできかつ容易なプログラム暴走検
出装置が実現できるものである。
以下、この発明の一実施例について図面を用い説明する
。
。
第１図は、この発明を適用した情報処理装置の要部の一
実施例のブロック図であり、第２図は、そのプログラム
を記憶したプログラムメモリと分岐制御メモリとの関係
を示す説明図である。なお、これらの図において同一の
ものは、同一の符号で示す。
実施例のブロック図であり、第２図は、そのプログラム
を記憶したプログラムメモリと分岐制御メモリとの関係
を示す説明図である。なお、これらの図において同一の
ものは、同一の符号で示す。
第１図において、１はｃＰＵであって、アドレスバス１
０及びデータバス１）を介してプログラムメモリ２から
命令を取出して、その命令を解読し、所定の処理を実行
する。
０及びデータバス１）を介してプログラムメモリ２から
命令を取出して、その命令を解読し、所定の処理を実行
する。
３は、ＣＰＵＩが分岐命令を実行したことを検出する分
岐検出回路であって、ＣＰＬＴＩが分岐命令の次の命令
をプログラムメモリ２がら取出すときに、分岐信号線１
３に分岐信号を発生する。なお、この明細書での分岐命
令には、いわゆるブランチ命令のほか、分岐を伴うサブ
ルーチンコール命令１、サブルーチンからのリターン命
令等、各種の分岐する命令を含むものである。
岐検出回路であって、ＣＰＬＴＩが分岐命令の次の命令
をプログラムメモリ２がら取出すときに、分岐信号線１
３に分岐信号を発生する。なお、この明細書での分岐命
令には、いわゆるブランチ命令のほか、分岐を伴うサブ
ルーチンコール命令１、サブルーチンからのリターン命
令等、各種の分岐する命令を含むものである。
一方、４は、１ビツトの分岐許可を示すフラグを格納し
ている分岐制御メモリであって、アドレスバス１０上の
アドレスに対応した記憶位置に分岐制御フラグを記憶し
ていて、あるアドレスがアクセスされたときに、この制
御フラグを信号線１４に発生するものである。
ている分岐制御メモリであって、アドレスバス１０上の
アドレスに対応した記憶位置に分岐制御フラグを記憶し
ていて、あるアドレスがアクセスされたときに、この制
御フラグを信号線１４に発生するものである。
５は、プログラム暴走検出回路であって、分岐命令の実
行を検出する分岐検出回路３の出力信号（分岐信号線１
３の信号）と分岐制御メモリ４から読出される分岐制御
フラグ情報（信号線１４の信号）とが供給され、分岐信
号線１３に検出信号として、例えば“１″ （ＯＮ状Ｐ
Ｍ）の信号が発生したときに、分岐制御フラグが分岐を
許可する状態例えばフラグ１″ （又は禁止する状態例
えばフラグ０”）か否かを判定するものである。
行を検出する分岐検出回路３の出力信号（分岐信号線１
３の信号）と分岐制御メモリ４から読出される分岐制御
フラグ情報（信号線１４の信号）とが供給され、分岐信
号線１３に検出信号として、例えば“１″ （ＯＮ状Ｐ
Ｍ）の信号が発生したときに、分岐制御フラグが分岐を
許可する状態例えばフラグ１″ （又は禁止する状態例
えばフラグ０”）か否かを判定するものである。
ここで、それが分岐を禁止する場合であると判定された
ときには、プログラム暴走検出回路５はプログラムの暴
走が発生したものと判定して、プログラム暴走検出信号
を検出信号線１５上に出力する。
ときには、プログラム暴走検出回路５はプログラムの暴
走が発生したものと判定して、プログラム暴走検出信号
を検出信号線１５上に出力する。
この検出信号線１５上に出力されたプログラム暴走検出
信号は、ＣＰＵＩへの割込み信号として送出されて、暴
走したプログラムの停止処理をさせる起動信号として使
用されたり、外部として、例えば、中央処理装置や他の
計算機に対してプログラムが暴走したことを通知する信
号とされるものである。
信号は、ＣＰＵＩへの割込み信号として送出されて、暴
走したプログラムの停止処理をさせる起動信号として使
用されたり、外部として、例えば、中央処理装置や他の
計算機に対してプログラムが暴走したことを通知する信
号とされるものである。
さて、プログラムメモリ２のアドレスＡ２に分岐命令が
格納されているとすると、第２図に見るごとく、分岐制
御メモリ４には、このプログラムメモリ２のアドレス空
間に対応してアドレスＡＯ及びアドレスＡｌｌにプログ
ラムが分岐してよいことを示す分岐フラグｌ°が格納さ
れている。
格納されているとすると、第２図に見るごとく、分岐制
御メモリ４には、このプログラムメモリ２のアドレス空
間に対応してアドレスＡＯ及びアドレスＡｌｌにプログ
ラムが分岐してよいことを示す分岐フラグｌ°が格納さ
れている。
なお、分岐フラグ０”のところは、分岐が禁止されてい
るアドレスを示す。
るアドレスを示す。
次に、その動作について説明する。
今仮に、ＣＰＵＩが例えはアドレスＡＯから順次プログ
ラムメモリ２又は他のメモリとかレジスタ等をアクセス
して、ある所定のプログラムを実行して行き、アドレス
Ａ２の分岐命令を実行し、その後に、次の命令を取出し
に行くとき、第１図に見る分岐検出回路３が分岐命令の
実行を検出して、分岐信号１３を発生する。
ラムメモリ２又は他のメモリとかレジスタ等をアクセス
して、ある所定のプログラムを実行して行き、アドレス
Ａ２の分岐命令を実行し、その後に、次の命令を取出し
に行くとき、第１図に見る分岐検出回路３が分岐命令の
実行を検出して、分岐信号１３を発生する。
もし、この次の命令のアドレスがＡ１） （又はＡＯ）
であれば、分岐制御メモリ４のアドレスＡ１） （又は
ＡＯ）がアクセスされて、分岐信号線１３の分岐信号が
“１”の条件で分岐制御フラグも“１″となって、プロ
グラム暴走検出回路５は、これら信号が“１″、１″で
あるときには分岐が正常のものと判定し、プログラム暴
走検出信号を発生しない。
であれば、分岐制御メモリ４のアドレスＡ１） （又は
ＡＯ）がアクセスされて、分岐信号線１３の分岐信号が
“１”の条件で分岐制御フラグも“１″となって、プロ
グラム暴走検出回路５は、これら信号が“１″、１″で
あるときには分岐が正常のものと判定し、プログラム暴
走検出信号を発生しない。
しかし、このとき、次の命令のアドレスが例えばアドレ
スＡ］２であって、分岐制御フラグ１”以外の領域であ
るときには、分岐信号線１３の分岐信号が“１”のとき
に分岐制御フラグ０”が発生して、プログラム暴走検出
回路５は、分岐が異常なものとして、暴走検出信号を検
出信号１）５上に発生する。
スＡ］２であって、分岐制御フラグ１”以外の領域であ
るときには、分岐信号線１３の分岐信号が“１”のとき
に分岐制御フラグ０”が発生して、プログラム暴走検出
回路５は、分岐が異常なものとして、暴走検出信号を検
出信号１）５上に発生する。
このように、ＣＰＵＩのアドレス空間に対応してそのア
ドレスに対して、ＣＰＵＩがプログラムの分岐命令を実
行した結果プログラムの実行先として分岐してきてよい
アドレスであるか否かを示すものとしての分岐制御フラ
グを設けて、これを格納するメモリを備えているので、
ＣＰＵＩがプログラムの分岐命令を実行した結果、上記
分岐制御フラグにより、禁止されているアドレスに対し
てプログラムの分岐がなされたことを検出することによ
り、直ちにかつ直接的にプログラムの暴走を検出できる
ものである。
ドレスに対して、ＣＰＵＩがプログラムの分岐命令を実
行した結果プログラムの実行先として分岐してきてよい
アドレスであるか否かを示すものとしての分岐制御フラ
グを設けて、これを格納するメモリを備えているので、
ＣＰＵＩがプログラムの分岐命令を実行した結果、上記
分岐制御フラグにより、禁止されているアドレスに対し
てプログラムの分岐がなされたことを検出することによ
り、直ちにかつ直接的にプログラムの暴走を検出できる
ものである。
以上説明してきたが、実施例では、分岐を許可するか否
かについて、分岐フラグが“１″であるか否かにより判
定しているが、これは、分岐を禁止するところにフラグ
１“を立てるようにしてもよく、また、判定の方法は、
このようなフラグによる方法に限定されるものではない
。要するに、分岐を許可するか否かについて判定できる
判定回路を有すればよいものである。
かについて、分岐フラグが“１″であるか否かにより判
定しているが、これは、分岐を禁止するところにフラグ
１“を立てるようにしてもよく、また、判定の方法は、
このようなフラグによる方法に限定されるものではない
。要するに、分岐を許可するか否かについて判定できる
判定回路を有すればよいものである。
さらに、分岐命令であるか否かを検出する検出方法とし
ては、命令のアドレスが前回の命令のアドレスからある
範囲を越えて変化したことを検出する方法によってもよ
く、ＣＰＵＩがプログラムメモリ２から読出した命令を
解読する方法などを用いてもよく、これは、実施例の回
路に限定されるものではない。
ては、命令のアドレスが前回の命令のアドレスからある
範囲を越えて変化したことを検出する方法によってもよ
く、ＣＰＵＩがプログラムメモリ２から読出した命令を
解読する方法などを用いてもよく、これは、実施例の回
路に限定されるものではない。
また、分岐命令の分岐検出回路３をＣＰＵｌ０中に組込
み、分岐信号１３をＣＰＵＩから出力するようにしても
よい。さらにＣＰＵＩが命令とともに、その命令のアド
レスの分岐制御フラグを分岐制御メモリ４から読込み、
これを判定するようれすれば、暴走検出回路までの回路
をＣＰＵ０中に組込むことができるものである。そして
、このような方法によれば、命令の先取りを行うＣＰＵ
にもこの発明を適用できることになる。
み、分岐信号１３をＣＰＵＩから出力するようにしても
よい。さらにＣＰＵＩが命令とともに、その命令のアド
レスの分岐制御フラグを分岐制御メモリ４から読込み、
これを判定するようれすれば、暴走検出回路までの回路
をＣＰＵ０中に組込むことができるものである。そして
、このような方法によれば、命令の先取りを行うＣＰＵ
にもこの発明を適用できることになる。
したがって、このような判定回路も含めて、ＣＰＵに一
体化された形のものもこの発明の範囲に含まれるもので
ある。
体化された形のものもこの発明の範囲に含まれるもので
ある。
なお、本発明によれば、アドレス対応にフラグを設ける
ようにしているのでプログラムの異常による暴走ばかり
でなく、ＣＰＵに内蔵されるＣＰＵレジスタの間接ブラ
ンチ命令に使用するＣＰＵレジスタの値の計算誤りや、
サブルーチン内での戻りアドレスのハード的又はソフト
的な破壊など、広範囲な原因に起因する暴走を直ちにか
つ直接的に検出することができる。
ようにしているのでプログラムの異常による暴走ばかり
でなく、ＣＰＵに内蔵されるＣＰＵレジスタの間接ブラ
ンチ命令に使用するＣＰＵレジスタの値の計算誤りや、
サブルーチン内での戻りアドレスのハード的又はソフト
的な破壊など、広範囲な原因に起因する暴走を直ちにか
つ直接的に検出することができる。
以上説明してきたが、この発明は、記憶部と、この記憶
部に格納されているプログラムに応じて所定の処理を実
行する演算処理装置と、演算処理装置が分岐命令を実行
して、この演算処理装置がアクセス可能なアドレス空間
に配置されたレジスタ、メモリ、バッファメモリ等の、
いわゆるアクセス可能な記憶部等がアクセスされた場合
に、その分岐先のアドレスが分岐してよいアドレスか否
かを判定する判定回路とを備えているので、分岐の際に
記憶部等のアクセスと同時に、アクセスされたアドレス
が分岐可能なアドレスか否かを判定でき、分岐の際にプ
ログラムの暴走が発生した場合、即座にかつ直接的にプ
ログラムの暴走を検知できるものである。
部に格納されているプログラムに応じて所定の処理を実
行する演算処理装置と、演算処理装置が分岐命令を実行
して、この演算処理装置がアクセス可能なアドレス空間
に配置されたレジスタ、メモリ、バッファメモリ等の、
いわゆるアクセス可能な記憶部等がアクセスされた場合
に、その分岐先のアドレスが分岐してよいアドレスか否
かを判定する判定回路とを備えているので、分岐の際に
記憶部等のアクセスと同時に、アクセスされたアドレス
が分岐可能なアドレスか否かを判定でき、分岐の際にプ
ログラムの暴走が発生した場合、即座にかつ直接的にプ
ログラムの暴走を検知できるものである。
その結果、メモリとかレジスタ等も含めて、その内容が
変化する以前にこれらの値を退避させることができ、よ
り元に回復し易いような処理が可能となる。そこで元の
状態の回復が早期にできかつ容易なプログラム暴走検出
装置が実現できるものである。
変化する以前にこれらの値を退避させることができ、よ
り元に回復し易いような処理が可能となる。そこで元の
状態の回復が早期にできかつ容易なプログラム暴走検出
装置が実現できるものである。
第１図は、この発明を適用した情報処理装置の要部の一
実施例ブロック図であり、第２図は、そのプログラムを
記憶したプログラムメモリと分岐制御メモリとの関係を
示す説明図である。 １・・・・・・ＣＰＵ、２・・・・・・プログラムメモ
リ。 ３・・・・・・分岐検出回路、４・・・・・・分岐制御
メモリ。 ５・・・・・・プログラム暴走検出回路。 特許出願人 富士電機製造株式会社 冨士ファコム制御株式会社 弁理士 代理人 森 哲 也 弁理士 代理人 内 藤 嘉 昭 弁理士 代理人 清 水 正 弁理士 代理人 梶 山 倍 是 第１図 第２図
実施例ブロック図であり、第２図は、そのプログラムを
記憶したプログラムメモリと分岐制御メモリとの関係を
示す説明図である。 １・・・・・・ＣＰＵ、２・・・・・・プログラムメモ
リ。 ３・・・・・・分岐検出回路、４・・・・・・分岐制御
メモリ。 ５・・・・・・プログラム暴走検出回路。 特許出願人 富士電機製造株式会社 冨士ファコム制御株式会社 弁理士 代理人 森 哲 也 弁理士 代理人 内 藤 嘉 昭 弁理士 代理人 清 水 正 弁理士 代理人 梶 山 倍 是 第１図 第２図
Claims (3)
- （１）記憶部と、この記憶部に格納されているプログラ
ムに応じて所定の処理を実行する演算処理装置と、前記
演算処理装置が分岐命令を実行して前記記憶部等がアク
セスされた場合にその分岐先のアドレスが分岐してより
アドレスか否かを判定する判定回路とを備えることを特
徴とするプログラム暴走検出方式。 - （２）判定回路は、記憶部等と同時にこの記憶部等のア
ドレスでアドレツシングされるメモリを有するものであ
つて、このメモリの分岐先アドレスに対応する位置には
、分岐が可能であることを示すフラグが記憶され、この
フラグにより分岐してよいアドレスか否かを判定するこ
とを特徴とする特許請求の範囲第１項記載のプログラム
暴走検出方式。 - （３）判定回路は、記憶部等と同時にこの記憶部等のア
ドレスでアドレツシングされるメモリを有するものであ
つて、このメモリの分岐先とならないアドレスに対応す
る位置には、分岐を禁止することを示すフラグが記憶さ
れ、このフラグにより分岐してよいアドレスか否かを判
定することを特徴とする特許請求の範囲第１項記載のプ
ログラム暴走検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15449484A JPS6133548A (ja) | 1984-07-25 | 1984-07-25 | プログラム暴走検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15449484A JPS6133548A (ja) | 1984-07-25 | 1984-07-25 | プログラム暴走検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6133548A true JPS6133548A (ja) | 1986-02-17 |
Family
ID=15585469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15449484A Pending JPS6133548A (ja) | 1984-07-25 | 1984-07-25 | プログラム暴走検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133548A (ja) |
-
1984
- 1984-07-25 JP JP15449484A patent/JPS6133548A/ja active Pending
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